JPH0660653A - 電源回路、及び半導体記憶装置 - Google Patents
電源回路、及び半導体記憶装置Info
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- JPH0660653A JPH0660653A JP4236550A JP23655092A JPH0660653A JP H0660653 A JPH0660653 A JP H0660653A JP 4236550 A JP4236550 A JP 4236550A JP 23655092 A JP23655092 A JP 23655092A JP H0660653 A JPH0660653 A JP H0660653A
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- supply voltage
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Abstract
(57)【要約】
【目的】 本発明の目的は、電源電圧を取込んで高電圧
を生成する電源回路における出力電圧の安定化を図るこ
とにある。 【構成】 電源電圧レベルを判定するための電源電圧判
定回路１０を設け、さらに、この判定結果に基づいて高
電圧出力レベルの上限を制限するためのワード電位発生
回路４０を設けることにより、出力電圧の安定化を図
る。
を生成する電源回路における出力電圧の安定化を図るこ
とにある。 【構成】 電源電圧レベルを判定するための電源電圧判
定回路１０を設け、さらに、この判定結果に基づいて高
電圧出力レベルの上限を制限するためのワード電位発生
回路４０を設けることにより、出力電圧の安定化を図
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、ワード線電位の変化に対するデバイス耐圧のマージ
ン、信頼性向上に利用して特に有利な技術に関するもの
である。
し、ワード線電位の変化に対するデバイス耐圧のマージ
ン、信頼性向上に利用して特に有利な技術に関するもの
である。
【０００２】
【従来の技術】例えば半導体記憶装置の一例とされるＤ
ＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）
においては、複数のダイナミック型の複数のメモリセル
が、ワード線に結合され、このワード線を選択レベルに
駆動することによって、メモリアクセスが可能とされ
る。そのようなワード線の駆動には、通常、電源電圧よ
りも高い電圧が利用される。その生成方式には、ワード
立ち上げタイミングで発生させるブースト方式や、電源
電圧から昇圧した高電圧電源を用いる方式がある。しか
し、いずれの方式においても、電源電圧の変動に追従し
て出力電圧が変動してしまうため、ワード電位が変化し
てしまう。例えばワード線電位を高めに設定した場合に
は、電源電圧上限側でメモリセルトランスファーＭＯＳ
が耐圧破壊不良を引き起こすことが考えられ、それとは
逆にワード線電位を低めに設定した場合には、電源電圧
下限側でメモリセルに十分な電圧レベルで書込むことが
できなくなるから、リフレシュ特性の低下や、α線によ
るソフトエラーを生じ易い。
ＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）
においては、複数のダイナミック型の複数のメモリセル
が、ワード線に結合され、このワード線を選択レベルに
駆動することによって、メモリアクセスが可能とされ
る。そのようなワード線の駆動には、通常、電源電圧よ
りも高い電圧が利用される。その生成方式には、ワード
立ち上げタイミングで発生させるブースト方式や、電源
電圧から昇圧した高電圧電源を用いる方式がある。しか
し、いずれの方式においても、電源電圧の変動に追従し
て出力電圧が変動してしまうため、ワード電位が変化し
てしまう。例えばワード線電位を高めに設定した場合に
は、電源電圧上限側でメモリセルトランスファーＭＯＳ
が耐圧破壊不良を引き起こすことが考えられ、それとは
逆にワード線電位を低めに設定した場合には、電源電圧
下限側でメモリセルに十分な電圧レベルで書込むことが
できなくなるから、リフレシュ特性の低下や、α線によ
るソフトエラーを生じ易い。
【０００３】尚、ＤＲＡＭについて記載された文献の例
としては、昭和５９年１１月３０日に株式会社オーム社
から発行された「ＬＳＩハンドブック（第４８６頁）」
がある。
としては、昭和５９年１１月３０日に株式会社オーム社
から発行された「ＬＳＩハンドブック（第４８６頁）」
がある。
【０００４】
【発明が解決しようとする課題】上記のように、従来の
電源回路においては、電源電圧の変動に追従して出力電
圧が変動してしまうため、ワード線電位を高めに設定し
た場合、電源電圧上限側でメモリセルトランスファーＭ
ＯＳが耐圧破壊不良を引き起こすことが考えられ、それ
とは逆にワード線電位を低めに設定した場合には、電源
電圧下限側でメモリセルに十分な電圧レベルで書込むこ
とができなくなる。半導体記憶装置に供給される電源電
圧が安定していれば、特に問題は無いのであるが、実際
には半導体記憶装置が適用される環境によっては、電源
電圧レベルが大きく変動する場合が考えられ、そのよう
な環境でも、メモリセルトランスファＭＯＳの絶縁膜耐
圧破壊を防ぐことは、素子の信頼性の向上を図る上で重
要とされる。
電源回路においては、電源電圧の変動に追従して出力電
圧が変動してしまうため、ワード線電位を高めに設定し
た場合、電源電圧上限側でメモリセルトランスファーＭ
ＯＳが耐圧破壊不良を引き起こすことが考えられ、それ
とは逆にワード線電位を低めに設定した場合には、電源
電圧下限側でメモリセルに十分な電圧レベルで書込むこ
とができなくなる。半導体記憶装置に供給される電源電
圧が安定していれば、特に問題は無いのであるが、実際
には半導体記憶装置が適用される環境によっては、電源
電圧レベルが大きく変動する場合が考えられ、そのよう
な環境でも、メモリセルトランスファＭＯＳの絶縁膜耐
圧破壊を防ぐことは、素子の信頼性の向上を図る上で重
要とされる。
【０００５】本発明の目的は、電源電圧を取込んで高電
圧を生成する電源回路において、出力電圧の安定化を図
ることにある。また、本発明の別の目的は、ワード線を
選択レベルに駆動するためのワード線電位を安定させる
ことにより、素子の信頼性の向上を図ることにある。
圧を生成する電源回路において、出力電圧の安定化を図
ることにある。また、本発明の別の目的は、ワード線を
選択レベルに駆動するためのワード線電位を安定させる
ことにより、素子の信頼性の向上を図ることにある。
【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００８】すなわち、半導体集積回路の外部から与え
られる電源電圧と異なるレベルの電圧を生成するための
電圧発生回路を含んで電源回路が構成されるとき、取込
まれる電源電圧のレベルを判定するための判定手段と、
この判定手段の判定結果に基づいて、上記電圧発生回路
の出力と電源電圧とを選択的に出力するための選択手段
とを設ける。また、取込まれる電源電圧のレベルを判定
するための判定手段と、この判定手段の判定結果に基づ
いて上記電圧発生回路の出力をクランプするトランジス
タの段数を選択するための選択手段とを設ける。
られる電源電圧と異なるレベルの電圧を生成するための
電圧発生回路を含んで電源回路が構成されるとき、取込
まれる電源電圧のレベルを判定するための判定手段と、
この判定手段の判定結果に基づいて、上記電圧発生回路
の出力と電源電圧とを選択的に出力するための選択手段
とを設ける。また、取込まれる電源電圧のレベルを判定
するための判定手段と、この判定手段の判定結果に基づ
いて上記電圧発生回路の出力をクランプするトランジス
タの段数を選択するための選択手段とを設ける。
【０００９】
【作用】上記した手段によれば、上記選択手段は、上記
電源電圧判定結果に基づいて高電圧出力レベルの上限を
制限し、このことが、出力電圧の安定化を達成する。ま
た、そのような電源回路を、半導体記憶装置のワード電
位の生成に適用することは、ワード線電位を安定させ、
素子の動作マージン及び信頼性の向上を達成する。
電源電圧判定結果に基づいて高電圧出力レベルの上限を
制限し、このことが、出力電圧の安定化を達成する。ま
た、そのような電源回路を、半導体記憶装置のワード電
位の生成に適用することは、ワード線電位を安定させ、
素子の動作マージン及び信頼性の向上を達成する。
【００１０】
【実施例】図３には本発明の一実施例に係るＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）が示さ
れる。
（ダイナミック・ランダム・アクセス・メモリ）が示さ
れる。
【００１１】２４は複数個のダイナミック型メモリセル
をマトリクス配置して成るメモリセルアレイであり、メ
モリセルの選択端子はロウ方向毎にワード線に結合さ
れ、メモリセルのデータ入力端子はカラム方向毎に相補
データ線に結合される。そしてそれぞれの相補データ線
は、相補データ線に１対１で結合された複数個のカラム
選択スイッチを含むＹ選択スイッチ回路２７を介して相
補コモンデータ線に共通接続される。特に制限されない
が、本実施例ではアドレスマルチプレクス方式が採用さ
れ、ロウ及びカラムアドレス入力信号を、それらのタイ
ミングをずらすことにより共通のアドレス端子から取込
むようにしている。
をマトリクス配置して成るメモリセルアレイであり、メ
モリセルの選択端子はロウ方向毎にワード線に結合さ
れ、メモリセルのデータ入力端子はカラム方向毎に相補
データ線に結合される。そしてそれぞれの相補データ線
は、相補データ線に１対１で結合された複数個のカラム
選択スイッチを含むＹ選択スイッチ回路２７を介して相
補コモンデータ線に共通接続される。特に制限されない
が、本実施例ではアドレスマルチプレクス方式が採用さ
れ、ロウ及びカラムアドレス入力信号を、それらのタイ
ミングをずらすことにより共通のアドレス端子から取込
むようにしている。
【００１２】すなわち、Ｘアドレスラッチ及びＸデコー
ダ２２と、Ｙアドレスラッチ及びＹデコーダ２６の前段
にはアドレスマルチプレクサ２１が配置され、アドレス
バッファ２０を介して取込まれたアドレス信号が、アド
レスマルチプレクサ２１によりＸアドレスラッチ及びＸ
デコーダ２２と、Ｙアドレスラッチ及びＹデコーダ２６
とに振分けられる。このようなアドレス入力を円滑に行
うためＲＡＳ＊（ロウアドレスストローブ）及びＣＡＳ
＊（カラムアドレスストローブ）の２種類のクロック信
号を外部から与えるようにしている。一つのメモリサイ
クル（ＲＡＳ＊クロックの１周期）中に読出し、あるい
は書込みの一方の動作のみを可能とするため、ＲＡＳ＊
クロックの立下り時点でロウアドレスを、ＣＡＳ＊クロ
ックの立下り時点でカラムアドレスを内部回路に取込む
ようにし、ライトイネーブル信号ＷＥ＊の状態によって
当該サイクルが書込みサイクルか読出しサイクルかの判
断を可能としている。このような判断並びに各部の動作
制御は制御部２５によって行われる。
ダ２２と、Ｙアドレスラッチ及びＹデコーダ２６の前段
にはアドレスマルチプレクサ２１が配置され、アドレス
バッファ２０を介して取込まれたアドレス信号が、アド
レスマルチプレクサ２１によりＸアドレスラッチ及びＸ
デコーダ２２と、Ｙアドレスラッチ及びＹデコーダ２６
とに振分けられる。このようなアドレス入力を円滑に行
うためＲＡＳ＊（ロウアドレスストローブ）及びＣＡＳ
＊（カラムアドレスストローブ）の２種類のクロック信
号を外部から与えるようにしている。一つのメモリサイ
クル（ＲＡＳ＊クロックの１周期）中に読出し、あるい
は書込みの一方の動作のみを可能とするため、ＲＡＳ＊
クロックの立下り時点でロウアドレスを、ＣＡＳ＊クロ
ックの立下り時点でカラムアドレスを内部回路に取込む
ようにし、ライトイネーブル信号ＷＥ＊の状態によって
当該サイクルが書込みサイクルか読出しサイクルかの判
断を可能としている。このような判断並びに各部の動作
制御は制御部２５によって行われる。
【００１３】尚、図中＊は、それが付された信号がロー
アクティブであることを示している。
アクティブであることを示している。
【００１４】ワードドライバ２３は、それの前段に配置
されたＸアドレスラッチ及びＸデコーダ２２のデコード
出力に基づいてワード線を選択レベルに駆動する。この
とき、選択されたワード線に印加される電圧は定電圧発
生回路３０（後に詳述する）によって生成される。そし
てＹアドレスラッチ及びＹデコーダ２６のデコード出力
に基づいてＹ選択スイッチ回路２７が駆動され、これに
より特定されるメモリセルからのデータ読出し若しくは
データ書込みが可能とされる。
されたＸアドレスラッチ及びＸデコーダ２２のデコード
出力に基づいてワード線を選択レベルに駆動する。この
とき、選択されたワード線に印加される電圧は定電圧発
生回路３０（後に詳述する）によって生成される。そし
てＹアドレスラッチ及びＹデコーダ２６のデコード出力
に基づいてＹ選択スイッチ回路２７が駆動され、これに
より特定されるメモリセルからのデータ読出し若しくは
データ書込みが可能とされる。
【００１５】また、上記メモリセルアレイ２４にはセン
スアンプ２９が結合され、メモリセル情報がこのセンス
アンプで増幅されるようになっている。この場合、デー
タ入出力回路２８にはメインアンプなどが含まれ、この
メインアンプを介して読出しデータの外部送出が可能と
される。
スアンプ２９が結合され、メモリセル情報がこのセンス
アンプで増幅されるようになっている。この場合、デー
タ入出力回路２８にはメインアンプなどが含まれ、この
メインアンプを介して読出しデータの外部送出が可能と
される。
【００１６】図１には上記定電圧発生回路３０の詳細な
構成例が示される。
構成例が示される。
【００１７】図１に示されるように定電圧発生回路３０
は、電源電圧レベルを判定するための電源電圧判定回路
１０と、この電源電圧判定結果に基づいて高電圧出力レ
ベルの上限を制限するための調整手段を含むワード線電
位発生回路４０とを有し、電源電圧判定回路１０と、ワ
ード線電位発生回路４０とはインバータ１１によって結
合されている。
は、電源電圧レベルを判定するための電源電圧判定回路
１０と、この電源電圧判定結果に基づいて高電圧出力レ
ベルの上限を制限するための調整手段を含むワード線電
位発生回路４０とを有し、電源電圧判定回路１０と、ワ
ード線電位発生回路４０とはインバータ１１によって結
合されている。
【００１８】上記電源電圧判定回路１０は、グランドレ
ベルを基準とする電源電圧Ｖｄｄを分圧するための複数
の抵抗直列回路１４と、基準電圧レベルを得るための複
数のＭＯＳトランジスタの直列回路１３と、このＭＯＳ
トランジスタの直列段数、及び当該ＭＯＳトランジスタ
のしきい値によって決定される基準電圧レベルと上記抵
抗直列回路１４による分圧レベルとを比較するためのイ
ンバータ回路１２とを含んで成る。上記抵抗直列回路１
４は、特に制限されないが、抵抗Ｒ１，Ｒ２を含み、こ
の抵抗には、拡散層抵抗又は、金属配線抵抗が適用され
る。上記ＭＯＳトランジスタ直列回路１３は、複数のｎ
チャンネル型ＭＯＳトランジスタＱ３〜Ｑｎ（ｎは正の
整数）が直列接続されたもので、ＭＯＳトランジスタの
直列段数と、しきい値によってインバータ回路１２に印
加される電圧が決定される。このインバータ回路１２は
ｐチャンネル型ＭＯＳトランジスタＱ１とｎチャンネル
型ＭＯＳトランジスタＱ２とが結合されて成る。ｐチャ
ンネル型ＭＯＳトランジスタＱ１とｎチャンネル型ＭＯ
ＳトランジスタＱ２とのゲート電極には上記抵抗直列回
路１４による分圧電位が印加されるようになっており、
この電源電圧が、ＭＯＳトランジスタＱ３〜Ｑｎの段数
及びしきい値によって決定される電圧よりも高くなった
場合、インバータ回路１２の入力電圧レベルが当該イン
バータ回路１２の論理しきい値よりも低いと判断され、
インバータ回路１２の出力論理が反転される。
ベルを基準とする電源電圧Ｖｄｄを分圧するための複数
の抵抗直列回路１４と、基準電圧レベルを得るための複
数のＭＯＳトランジスタの直列回路１３と、このＭＯＳ
トランジスタの直列段数、及び当該ＭＯＳトランジスタ
のしきい値によって決定される基準電圧レベルと上記抵
抗直列回路１４による分圧レベルとを比較するためのイ
ンバータ回路１２とを含んで成る。上記抵抗直列回路１
４は、特に制限されないが、抵抗Ｒ１，Ｒ２を含み、こ
の抵抗には、拡散層抵抗又は、金属配線抵抗が適用され
る。上記ＭＯＳトランジスタ直列回路１３は、複数のｎ
チャンネル型ＭＯＳトランジスタＱ３〜Ｑｎ（ｎは正の
整数）が直列接続されたもので、ＭＯＳトランジスタの
直列段数と、しきい値によってインバータ回路１２に印
加される電圧が決定される。このインバータ回路１２は
ｐチャンネル型ＭＯＳトランジスタＱ１とｎチャンネル
型ＭＯＳトランジスタＱ２とが結合されて成る。ｐチャ
ンネル型ＭＯＳトランジスタＱ１とｎチャンネル型ＭＯ
ＳトランジスタＱ２とのゲート電極には上記抵抗直列回
路１４による分圧電位が印加されるようになっており、
この電源電圧が、ＭＯＳトランジスタＱ３〜Ｑｎの段数
及びしきい値によって決定される電圧よりも高くなった
場合、インバータ回路１２の入力電圧レベルが当該イン
バータ回路１２の論理しきい値よりも低いと判断され、
インバータ回路１２の出力論理が反転される。
【００１９】上記ワード線電位発生回路４０には、キャ
パシタＣ１と、このキャパシタＣ１に電源電圧Ｖｄｄを
供給するためのｎチャンネル型ＭＯＳトランジスタＭ１
と、このキャパシタＣ１に発振器ＯＳＣの発振出力を伝
達するためのナンドゲート３９を含んで成る高電圧発生
回路４１が形成される。この高電圧発生回路４１におい
ては、ｎチャンネル型ＭＯＳトランジスタＭ１により、
キャパシタＣ１が、Ｖｄｄ−Ｖｔｈ（Ｖｔｈはｎチャン
ネル型ＭＯＳトランジスタＭ１のしきい値）に充電さ
れ、それが、発振器ＯＳＣのの発振出力が重畳されるこ
とによって２Ｖｄｄ−Ｖｔｈの高電圧が生成される。こ
の高電圧は、ｎチャンネル型ＭＯＳトランジスタＭ２を
介して図３のワードドライバ２３に供給される。高電圧
発生回路４１の出力ノードと電源Ｖｄｄとの間にはｎチ
ャンネル型ＭＯＳトランジスタＭ６が設けられることに
より、当該出力ノードが、Ｖｄｄ−Ｖｔｈ（Ｖｔｈはｎ
チャンネル型ＭＯＳトランジスタＭ６のしきい値）より
低くならないように補償されている。また、高電圧発生
回路４１の出力ノードと電源Ｖｄｄとの間にはｎチャン
ネル型ＭＯＳトランジスタＭ３，Ｍ４，Ｍ５の直列接続
回路が設けられることにより、当該出力ノードが、Ｖｄ
ｄ＋３Ｖｔｈ（Ｖｔｈはｎチャンネル型ＭＯＳトランジ
スタＭ３〜Ｍ５のしきい値）より高くならないように制
限される。本実施例において、高電圧発生回路の出力と
電源電圧とを選択するための選択手段はｐチャンネル型
ＭＯＳトランジスタＭ７と、ナンドゲート３９とを含ん
で構成される。
パシタＣ１と、このキャパシタＣ１に電源電圧Ｖｄｄを
供給するためのｎチャンネル型ＭＯＳトランジスタＭ１
と、このキャパシタＣ１に発振器ＯＳＣの発振出力を伝
達するためのナンドゲート３９を含んで成る高電圧発生
回路４１が形成される。この高電圧発生回路４１におい
ては、ｎチャンネル型ＭＯＳトランジスタＭ１により、
キャパシタＣ１が、Ｖｄｄ−Ｖｔｈ（Ｖｔｈはｎチャン
ネル型ＭＯＳトランジスタＭ１のしきい値）に充電さ
れ、それが、発振器ＯＳＣのの発振出力が重畳されるこ
とによって２Ｖｄｄ−Ｖｔｈの高電圧が生成される。こ
の高電圧は、ｎチャンネル型ＭＯＳトランジスタＭ２を
介して図３のワードドライバ２３に供給される。高電圧
発生回路４１の出力ノードと電源Ｖｄｄとの間にはｎチ
ャンネル型ＭＯＳトランジスタＭ６が設けられることに
より、当該出力ノードが、Ｖｄｄ−Ｖｔｈ（Ｖｔｈはｎ
チャンネル型ＭＯＳトランジスタＭ６のしきい値）より
低くならないように補償されている。また、高電圧発生
回路４１の出力ノードと電源Ｖｄｄとの間にはｎチャン
ネル型ＭＯＳトランジスタＭ３，Ｍ４，Ｍ５の直列接続
回路が設けられることにより、当該出力ノードが、Ｖｄ
ｄ＋３Ｖｔｈ（Ｖｔｈはｎチャンネル型ＭＯＳトランジ
スタＭ３〜Ｍ５のしきい値）より高くならないように制
限される。本実施例において、高電圧発生回路の出力と
電源電圧とを選択するための選択手段はｐチャンネル型
ＭＯＳトランジスタＭ７と、ナンドゲート３９とを含ん
で構成される。
【００２０】上記の構成において、電源電圧が電源電圧
レベル判定回路１０のＭＯＳトランジスタＱ３〜Ｑｎの
段数及びＭＯＳトランジスタのしきい値により任意に決
まる値より低い場合、ワード線電位はワード線電位発生
回路４０により、電源電圧＋３Ｖｔｈ（ｎチャンネル型
ＭＯＳトランジスタＭ３〜Ｍ５のしきい値）にクランプ
される。もし、電源電圧が変動して設定値を上回った場
合、そのような電源電圧を昇圧したのでは、ワード線電
位が高すぎてしまい、メモリセルトランスファーＭＯＳ
の耐圧破壊不良を引き起す虞があるため、それを回避す
べく、電源電圧レベル判定回路１０のインバータ回路１
２が反転され、ワード線電位発生回路４０のナンドゲー
トの一方の入力端子がローレベルとなり、それによって
高電圧発生回路４１の動作が停止される。そして、その
場合に、ｐチャンネル型ＭＯＳトランジスタＭ７がオン
され、高電圧発生回路４１の出力ノードには、当該回路
によって発生された高電圧に代えて、電源電圧Ｖｄｄが
供給される。つまり、ｐチャンネル型ＭＯＳトランジス
タＭ７がオンされることにより、メモリアレイセル２４
のワード線には、電源電圧Ｖｄｄが供給される。
レベル判定回路１０のＭＯＳトランジスタＱ３〜Ｑｎの
段数及びＭＯＳトランジスタのしきい値により任意に決
まる値より低い場合、ワード線電位はワード線電位発生
回路４０により、電源電圧＋３Ｖｔｈ（ｎチャンネル型
ＭＯＳトランジスタＭ３〜Ｍ５のしきい値）にクランプ
される。もし、電源電圧が変動して設定値を上回った場
合、そのような電源電圧を昇圧したのでは、ワード線電
位が高すぎてしまい、メモリセルトランスファーＭＯＳ
の耐圧破壊不良を引き起す虞があるため、それを回避す
べく、電源電圧レベル判定回路１０のインバータ回路１
２が反転され、ワード線電位発生回路４０のナンドゲー
トの一方の入力端子がローレベルとなり、それによって
高電圧発生回路４１の動作が停止される。そして、その
場合に、ｐチャンネル型ＭＯＳトランジスタＭ７がオン
され、高電圧発生回路４１の出力ノードには、当該回路
によって発生された高電圧に代えて、電源電圧Ｖｄｄが
供給される。つまり、ｐチャンネル型ＭＯＳトランジス
タＭ７がオンされることにより、メモリアレイセル２４
のワード線には、電源電圧Ｖｄｄが供給される。
【００２１】上記実施例によれば以下の作用効果が得ら
れる。
れる。
【００２２】（１）電源電圧が、電源電圧レベル判定回
路１０のＭＯＳトランジスタＱ３〜Ｑｎの段数及びＭＯ
Ｓトランジスタのしきい値により任意に決まる値より低
い場合、ワード線電位はワード線電位発生回路４０によ
り、電源電圧＋３Ｖｔｈ（ｎチャンネル型ＭＯＳトラン
ジスタＭ３〜Ｍ５のしきい値）にクランプされ、また、
電源電圧レベル判定回路１０のインバータ回路１２が反
転され、ワード線電位発生回路４０のナンドゲートの一
方の入力端子がローレベルとなり、それによって高電圧
発生回路４１の動作が停止される。その場合に、ｐチャ
ンネル型ＭＯＳトランジスタＭ７がオンされ、高電圧発
生回路４１の出力ノードには、当該回路によって発生さ
れた高電圧に代えて、電源電圧Ｖｄｄが供給されるの
で、メモリセルアレイ２４においてメモリセルトランス
ファＭＯＳの絶縁膜耐圧破壊を防ぐことができ、電源の
電圧マージンを広げることができるので、信頼性の向上
を図ることができる。
路１０のＭＯＳトランジスタＱ３〜Ｑｎの段数及びＭＯ
Ｓトランジスタのしきい値により任意に決まる値より低
い場合、ワード線電位はワード線電位発生回路４０によ
り、電源電圧＋３Ｖｔｈ（ｎチャンネル型ＭＯＳトラン
ジスタＭ３〜Ｍ５のしきい値）にクランプされ、また、
電源電圧レベル判定回路１０のインバータ回路１２が反
転され、ワード線電位発生回路４０のナンドゲートの一
方の入力端子がローレベルとなり、それによって高電圧
発生回路４１の動作が停止される。その場合に、ｐチャ
ンネル型ＭＯＳトランジスタＭ７がオンされ、高電圧発
生回路４１の出力ノードには、当該回路によって発生さ
れた高電圧に代えて、電源電圧Ｖｄｄが供給されるの
で、メモリセルアレイ２４においてメモリセルトランス
ファＭＯＳの絶縁膜耐圧破壊を防ぐことができ、電源の
電圧マージンを広げることができるので、信頼性の向上
を図ることができる。
【００２３】（２）また、電源電圧Ｖｄｄのレベルを判
定して、このＶｄｄレベルが、ある程度高い場合にはこ
の電源電圧Ｖｄｄをワード線供給用としてそのまま利用
し、高電圧発生回路４１の動作を停止するようにしてい
るので、消費電力の低減を図ることができる。
定して、このＶｄｄレベルが、ある程度高い場合にはこ
の電源電圧Ｖｄｄをワード線供給用としてそのまま利用
し、高電圧発生回路４１の動作を停止するようにしてい
るので、消費電力の低減を図ることができる。
【００２４】図２には他の実施例が示される。
【００２５】上記実施例では、電源電圧による切換えポ
イントが一つだけであったが、それに限定されるもので
はなく、切換えポイントを複数設定するようにしてもよ
い。例えば、図２に示されるように、電源電圧レベル判
定回路１０，１０´を設け、ワード線電位発生回路４０
の電圧リッミタ用直列接続ＭＯＳトランジスタを順次シ
ョートさせる回路方式を採用することができる。
イントが一つだけであったが、それに限定されるもので
はなく、切換えポイントを複数設定するようにしてもよ
い。例えば、図２に示されるように、電源電圧レベル判
定回路１０，１０´を設け、ワード線電位発生回路４０
の電圧リッミタ用直列接続ＭＯＳトランジスタを順次シ
ョートさせる回路方式を採用することができる。
【００２６】図２における電源電圧判定回路１０，１０
´は図１に示される電源電圧発生回路１０と基本的に同
一構成であるが、ＭＯＳトランジスタ直列回路の段数が
異なる。つまり、インバータ回路１２，１２´での論理
しきい値が異なっている。
´は図１に示される電源電圧発生回路１０と基本的に同
一構成であるが、ＭＯＳトランジスタ直列回路の段数が
異なる。つまり、インバータ回路１２，１２´での論理
しきい値が異なっている。
【００２７】電源電圧Ｖｄｄが電源電圧判定回路１０，
１０´の設定値より低いレベルではワード線電位発生回
路４０により、電源電圧＋３Ｖｔｈ（ｎチャンネル型Ｍ
ＯＳトランジスタＭ３〜Ｍ５のしきい値）にクランプさ
れたワード電位が発生される。それに対して、電源電圧
Ｖｄｄが電源電圧判定回路１０の設定値より高くなった
場合には、インバータ１１の出力論理が反転されること
により、ｐチャンネル型ＭＯＳトランジスタＭ９がオン
され、ワード線電位発生回路４０はＶｄｄ＋２Ｖｔｈ
（ｎチャンネル型ＭＯＳトランジスタＭ３，Ｍ４のしき
い値）にクランプされる。更に電源電圧Ｖｄｄが高くな
った場合は、電源電圧判定回路１０’が同様に動作され
ることによって、ｐチャンネル型ＭＯＳトランジスタＭ
８がオンされ、Ｖｄｄ＋Ｖｔｈ（ｎチャンネル型ＭＯＳ
トランジスタＭ３のしきい値）でクランプされる。ここ
で、高電圧発生回路４１の出力をクランプするためのＭ
ＯＳトランジスタの段数を選択するための選択手段は、
ｐチャンネル型ＭＯＳトランジスタＭ８，Ｍ９を含んで
構成される。
１０´の設定値より低いレベルではワード線電位発生回
路４０により、電源電圧＋３Ｖｔｈ（ｎチャンネル型Ｍ
ＯＳトランジスタＭ３〜Ｍ５のしきい値）にクランプさ
れたワード電位が発生される。それに対して、電源電圧
Ｖｄｄが電源電圧判定回路１０の設定値より高くなった
場合には、インバータ１１の出力論理が反転されること
により、ｐチャンネル型ＭＯＳトランジスタＭ９がオン
され、ワード線電位発生回路４０はＶｄｄ＋２Ｖｔｈ
（ｎチャンネル型ＭＯＳトランジスタＭ３，Ｍ４のしき
い値）にクランプされる。更に電源電圧Ｖｄｄが高くな
った場合は、電源電圧判定回路１０’が同様に動作され
ることによって、ｐチャンネル型ＭＯＳトランジスタＭ
８がオンされ、Ｖｄｄ＋Ｖｔｈ（ｎチャンネル型ＭＯＳ
トランジスタＭ３のしきい値）でクランプされる。ここ
で、高電圧発生回路４１の出力をクランプするためのＭ
ＯＳトランジスタの段数を選択するための選択手段は、
ｐチャンネル型ＭＯＳトランジスタＭ８，Ｍ９を含んで
構成される。
【００２８】尚、図２ではインバータ４２を介して発振
器ＯＳＣの出力をキャパシタＣ１に伝達するようにし、
高電圧発生回路４１の動作を停止することについては考
慮されていないが、図１に示される電源電圧発生回路１
０や、ｐチャンネル型ＭＯＳトランジスタＭ７に相当す
るものを設け、さらに電源電圧が上昇した場合には、図
１に示される場合と同様に、高電圧発生回路４１の動作
を停止するとともに、高電圧発生回路４１の出力ノード
をＶｄｄ−Ｖｔｈに等しくするようにしてもよい。
器ＯＳＣの出力をキャパシタＣ１に伝達するようにし、
高電圧発生回路４１の動作を停止することについては考
慮されていないが、図１に示される電源電圧発生回路１
０や、ｐチャンネル型ＭＯＳトランジスタＭ７に相当す
るものを設け、さらに電源電圧が上昇した場合には、図
１に示される場合と同様に、高電圧発生回路４１の動作
を停止するとともに、高電圧発生回路４１の出力ノード
をＶｄｄ−Ｖｔｈに等しくするようにしてもよい。
【００２９】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００３０】例えば、電源電圧判定回路１０の数や、ワ
ード線電位発生回路４１におけるクランプ用ＭＯＳトラ
ンジスタの数などは任意であり、適宜に設計変更可能で
ある。
ード線電位発生回路４１におけるクランプ用ＭＯＳトラ
ンジスタの数などは任意であり、適宜に設計変更可能で
ある。
【００３１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍのワード線電位発生に適用した場合について説明した
が、本発明はそれに限定されるものではなく、センスア
ンプを２つのメモリセルアレイで共有する場合のシェア
ードＭＯＳトランジスタのゲート電極に供給するための
信号を生成する回路や、信号伝達速度の高速化のために
高電圧を使用する回路（例えば出力バッファ）に供給す
るための電圧を発生する回路、さらにはプレート電位発
生回路、１／２Ｖｄｄ（ハーフ電圧）発生回路等に広く
適用することができる。
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍのワード線電位発生に適用した場合について説明した
が、本発明はそれに限定されるものではなく、センスア
ンプを２つのメモリセルアレイで共有する場合のシェア
ードＭＯＳトランジスタのゲート電極に供給するための
信号を生成する回路や、信号伝達速度の高速化のために
高電圧を使用する回路（例えば出力バッファ）に供給す
るための電圧を発生する回路、さらにはプレート電位発
生回路、１／２Ｖｄｄ（ハーフ電圧）発生回路等に広く
適用することができる。
【００３２】本発明は、少なくとも電源電圧と異なるレ
ベルの電圧を生成する回路を含むことを条件に適用する
ことができる。
ベルの電圧を生成する回路を含むことを条件に適用する
ことができる。
【００３３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００３４】すなわち、電源電圧判定結果に基づいて高
電圧出力レベルの上限が制限されることにより、出力電
圧の安定化が達成される。また、そのような電源回路が
半導体記憶装置に適用されることによって、絶縁膜耐圧
破壊を防止できるので、素子の信頼性の向上を図ること
ができる。
電圧出力レベルの上限が制限されることにより、出力電
圧の安定化が達成される。また、そのような電源回路が
半導体記憶装置に適用されることによって、絶縁膜耐圧
破壊を防止できるので、素子の信頼性の向上を図ること
ができる。
【図１】本発明の一実施例に係るＤＲＡＭに含まれる定
電圧発生回路の電気結線図である。
電圧発生回路の電気結線図である。
【図２】上記定電圧発生回路の他の構成例が示される電
気結線図である。
気結線図である。
【図３】上記ＤＲＡＭの全体的な構成ブロック図であ
る。
る。
１０ 電源電圧判定回路 １１ インバータ １１´ インバータ １２ インバータ回路 １３ ＭＯＳトランジスタ直列回路 １４ 抵抗直列回路 ２０ アドレスバッファ ２１ アドレスマルチプレクサ ２２ Ｘアドレスラッチ及びＸデコーダ ２３ ワードドライバ ２４ メモリセルアレイ ２５ 制御部 ２６ Ｙアドレスラッチ及びＹデコーダ ２７ Ｙ選択スイッチ回路 ２８ データ入出力回路 ２９ センスアンプ ３０ 定電圧発生回路 ３９ ナンドゲート ４０ ワード線電位発生回路 ４１ 高電圧発生回路 ４２ インバータ Ｑ１ ｐチャンネル型ＭＯＳトランジスタ Ｑ２ ｎチャンネル型ＭＯＳトランジスタ Ｑ３ ｎチャンネル型ＭＯＳトランジスタ Ｑｎ ｎチャンネル型ＭＯＳトランジスタ Ｑ１´ ｐチャンネル型ＭＯＳトランジスタ Ｑ２´ ｎチャンネル型ＭＯＳトランジスタ Ｑ３´ ｎチャンネル型ＭＯＳトランジスタ Ｑｍ ｎチャンネル型ＭＯＳトランジスタ Ｍ１ ｎチャンネル型ＭＯＳトランジスタ Ｍ２ ｎチャンネル型ＭＯＳトランジスタ Ｍ３ ｎチャンネル型ＭＯＳトランジスタ Ｍ４ ｎチャンネル型ＭＯＳトランジスタ Ｍ５ ｎチャンネル型ＭＯＳトランジスタ Ｍ６ ｎチャンネル型ＭＯＳトランジスタ Ｍ７ ｐチャンネル型ＭＯＳトランジスタ Ｍ８ ｐチャンネル型ＭＯＳトランジスタ Ｃ１ キャパシタ Ｒ１ 抵抗 Ｒ２ 抵抗 Ｒ１´ 抵抗 Ｒ２´ 抵抗 ＯＳＣ 発振器
Claims (4)
- 【請求項１】 半導体集積回路に内蔵される電源回路で
あって、当該半導体集積回路の外部から与えられる電源
電圧と異なるレベルの電圧を生成するための電圧発生回
路を含む電源回路において、取込まれる電源電圧のレベ
ルを判定するための判定手段と、この判定手段の判定結
果に基づいて、上記電圧発生回路の出力と電源電圧とを
選択的に出力するための選択手段とを含むことを特徴と
する電源回路。 - 【請求項２】 半導体集積回路に内蔵される電源回路で
あって、当該半導体集積回路の外部から与えられる電源
電圧と異なるレベルの電圧を生成するための電圧発生回
路を含む電源回路において、取込まれる電源電圧のレベ
ルを判定するための判定手段と、この判定手段の判定結
果に基づいて上記電圧発生回路の出力をクランプするト
ランジスタの段数を選択するための選択手段とを含むこ
とを特徴とする電源回路。 - 【請求項３】 上記判定手段は、電源電圧を分圧するた
めの複数の抵抗直列回路と、複数のＭＯＳトランジスタ
の直列回路と、このＭＯＳトランジスタの直列段数、及
び当該ＭＯＳトランジスタのしきい値によって決定され
る電圧を電源として動作するインバータ回路とを含み、
上記抵抗直列回路の分圧出力を上記インバータに入力す
るようにして成る請求項１又は２記載の電源回路。 - 【請求項４】 複数のメモリセルと、このメモリセルに
結合されたワード線とを含み、ワード線を選択レベルに
駆動することによってメモリセルアクセスを可能とする
半導体記憶装置において、上記請求項１，２又は３記載
の電源回路を含み、この電源回路によって、上記ワード
線を駆動するための電圧を得ることを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4236550A JPH0660653A (ja) | 1992-08-12 | 1992-08-12 | 電源回路、及び半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4236550A JPH0660653A (ja) | 1992-08-12 | 1992-08-12 | 電源回路、及び半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0660653A true JPH0660653A (ja) | 1994-03-04 |
Family
ID=17002319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4236550A Withdrawn JPH0660653A (ja) | 1992-08-12 | 1992-08-12 | 電源回路、及び半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0660653A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0727869A1 (en) * | 1994-09-06 | 1996-08-21 | Oki Electric Industry Company, Limited | Booster |
| US6137343A (en) * | 1995-11-29 | 2000-10-24 | Nec Corporation | Semiconductor memory device equipped with voltage generator circuit |
| KR100301932B1 (ko) * | 1999-04-27 | 2001-10-29 | 윤종용 | 불 휘발성 반도체 메모리 장치 |
| JP2016058953A (ja) * | 2014-09-11 | 2016-04-21 | ローム株式会社 | ブートストラップ回路 |
-
1992
- 1992-08-12 JP JP4236550A patent/JPH0660653A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0727869A1 (en) * | 1994-09-06 | 1996-08-21 | Oki Electric Industry Company, Limited | Booster |
| EP0727869A4 (en) * | 1994-09-06 | 1999-12-08 | Oki Electric Ind Co Ltd | PREAMPLIFICATION CIRCUIT |
| US6225853B1 (en) | 1994-09-06 | 2001-05-01 | Oki Electric Industry Co., Ltd. | Booster circuit |
| US6297690B1 (en) | 1994-09-06 | 2001-10-02 | Oki Electric Industry Co., Ltd. | Booster circuit |
| US6137343A (en) * | 1995-11-29 | 2000-10-24 | Nec Corporation | Semiconductor memory device equipped with voltage generator circuit |
| KR100301932B1 (ko) * | 1999-04-27 | 2001-10-29 | 윤종용 | 불 휘발성 반도체 메모리 장치 |
| JP2016058953A (ja) * | 2014-09-11 | 2016-04-21 | ローム株式会社 | ブートストラップ回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |