JP2016058953A - ブートストラップ回路 - Google Patents

Abstract

【課題】比較的簡易な回路構成で所望のブースト電圧を生成することが可能なブートストラップ回路を提供する。【解決手段】第１トランジスタＱ１０と第２トランジスタＱ２０とでフリップフロップを構成し、該フリップフロップの第１出力端子となる第１ノードＮ１０に第１キャパシタＣ１０の第１端を接続する。フリップフロップの第２出力端子となる第２ノードＮ２０に第２キャパシタＣ２０の第１端を接続する。第１キャパシタの第２端にはパルスＰ２（第１ブーストパルス）を印加し、第２キャパシタＣ２０の第２端にはパルスＰ２とは逆極性のパルスＰ３（第２ブーストパルス）を印加し、第２ノードＮ２０側から第１電源電圧ｖｐｐ１よりも高いブースト電圧Ｖｂｏ１を取り出す。【選択図】図１

Description

本発明は電源電圧以上に昇圧（ブースト）するブートストラップ回路に関する。

ブートストラップ回路はたとえばメモリ、ＤＲＡＭなどのワードラインドライバに用いられている。

特許文献１は、一般にＤＲＡＭでは耐ノイズ特性および動作マージンを良くするために、ワード線に電源電位プラス閾値電圧以上の電圧を加えて、このワード線につながるメモリセルに電源電位を書き込む方法すなわちワード線昇圧方式を示唆する。

特許文献２は、昇圧回路を含む半導体集積回路装置を開示する。その第１図を参照すると昇圧すべきノードＢに充電用のｎチャネルＭＯＳＦＥＴ−Ｑ１１、放電用のｎチャネルＭＯＳＦＥＴ−Ｑ１２を設けている。さらにこのノードＢに昇圧用キャパシタＣＰの一端を接続している。昇圧用キャパシタＣＰの他端は第１のスイッチ回路ＳＷ１を介して基準電位である基板バイアス電源ＶＢＢに接続している。また第１のスイッチ回路ＳＷ１は、ソースを共通に電源ＶＢＢに接続し、ゲートを交差接続したｎチャネルＭＯＳＦＥＴ−Ｑ１４，Ｑ１５と負荷のｎチャネルＭＯＳＦＥＴ−Ｑ１６とからなるフリップフロップにより構成されている。第２のスイッチ回路ＳＷ２はｎチャネルＭＯＳＦＥＴ−Ｑ１３を用いる。こうした構成によって、第１のスイッチ回路ＳＷ１を構成する、ＭＯＳＦＥＴ−Ｑ１４，Ｑ１５をオン、オフさせてフリップフロップを反転させ、上記ノードＢを昇圧するものを開示する。

特許文献３は、データプロセッサ用のメモリのワードライン駆動回路等での使用を意図し、単一入力のタイミング信号に応じて電源電圧の二倍の電圧を出力するブートストラップ回路を提供するとしている。その図１を参照すると、交互にオン・オフされる２つのＦＥＴ（Ｔ４、Ｔ５）のゲートに入力タイミング信号を供給し、ラッチ（Ｔ２、Ｔ３）の出力ノード（Ｎ１、Ｎ２）の状態を切り換える。出力ノード（Ｎ１、Ｎ２）のに応じて電源（Ｖｃｃ）に接続されたＦＥＴ（Ｔ１）とＦＥＴ（Ｔ７）がオン状態のとき、キャパシタ（Ｃｂ）を電源電圧まで充電し、ＦＥＴ（Ｔ６）がオン状態のとき（Ｔ１、Ｔ７はオフ）、電源電圧とキャパシタの充電電圧との和を出力（Ｖｈ）として負荷に供給するとしている。

特許文献４は、ブートストラップ効果が切れた後も出力電位を維持することができる信号処理回路を提供するとしている。そのために、特許文献４、図１を参照すると出力端子ＯＵＴと第２電源ＶＤＤとの間に抵抗Ｒｘを接続することを提案する。

特開平４−１９５９９２号公報 特開昭６１−８２５２９号広報 特開平６−９７７９４号公報 ＷＯ２０１２／０２９８７４号公報

本発明は上記特許文献に開示された技術分野に関連する。上記特許文献は回路構成が比較的複雑であり、また、ブースト電圧を調整するという技術的思想が示唆されていない。そこで、本発明は比較的簡便な回路構成によって、所望のブースト電圧が生成されるブートストラップ回路を提供するとともにブースト電圧を比較的容易に調整できることを目的とする。

本発明の第１態様のブートストラップ回路は、第１主電極（Ｓ）、第２主電極（Ｄ）、及び制御電極（Ｇ）がそれぞれ第１電源端子（ＶＰＰ１）、第１ノード（Ｎ１０）、及び第２ノード（Ｎ２０）に接続された第１導電型の第１トランジスタ（Ｑ１０）と、
第１主電極（Ｓ）、第２主電極（Ｄ）、及び制御電極（Ｇ）が第１電源端子（ＶＰＰ１）、第２ノード（Ｎ２０）、及び第１ノード（Ｎ１０）にそれぞれ接続された第１導電型の第２トランジスタ（Ｑ２０）と、
第１ノード（Ｎ１０）にその第１端が接続され、その第２端に第１のブーストパルス（Ｐ２）が印加される第１キャパシタ（Ｃ１０）と、
第２ノード（Ｎ２０）にその第１端が接続され、その第２端に第１のブーストパルスとは極性が反転された第２のブーストパルス（Ｐ３）が印加される第２キャパシタ（Ｃ２０）と、
第２ノード（Ｎ２０）に結合され第１電源端子（ＶＰＰ１）に供給される電源電圧（ｖｐｐ１）よりも高いブースト電圧を出力するブースト出力端（ＢＯＯＴ）を備える。

また、本発明の第１態様のブートストラップ回路は、さらにダイオードのアノードが第１ノードに、ダイオードのカソードが第２ノードにそれぞれ接続され、第２ノードがブースト出力端に接続されている。

また、本発明の第１態様のブートストラップ回路は、さらに第１主電極、第２主電極、及び制御電極がブースト出力端、第１ノード、及び第２ノードにそれぞれ接続された第２導電型の第３トランジスタと、
第１主電極、第２主電極、及び制御電極がブースト出力端、第２ノード、及び第１ノードにそれぞれ接続された第２導電型の第４トランジスタを備える。

また、本発明の第１態様のブートストラップ回路は、さらに第１抵抗及び第２抵抗の少なくとも一方を備え、これらの抵抗は所定の抵抗値をもった単位抵抗素子の複数個の組み合わせから成る。

また、本発明の第1態様のブートストラップ回路は、さらに第１抵抗及び第２抵抗の少なくとも一方の抵抗値が調整できるようになっている。

また、本発明の第１態様のブートストラップ回路は、第２ノード側に接続される第２抵抗の抵抗値の調整範囲は、第１ノード側に接続される第１抵抗の調整範囲よりも広い。

また、本発明の第１態様のブートストラップ回路は、さらに第１抵抗及び第２抵抗は半導体集積回路装置に作り込まれており、第１抵抗及び第２抵抗の少なくともいずれか一方の抵抗値の調整は半導体集積回路装置の配線工程及び集束イオンビームの少なくともいずれか一方で行われる。

また、本発明の第１態様のブートストラップ回路はさらに第１キャパシタ及び第２キャパシタを備え、これらのキャパシタの少なくとも一方は、所定の容量値をもった単位キャパシタが複数個組み合わせ成る。

また、本発明の第１態様のブートストラップ回路は、さらに第１キャパシタ及び第２キャパシタの少なくとも一方の容量値が調整できるものである。

また、本発明の第１態様のブートストラップ回路は、第２ノード側に接続される第２キャパシタの容量値の調整範囲は、第１ノード側に接続される第１キャパシタのその調整範囲よりも広い。

また、本発明の第１態様のブートストラップ回路において、第１キャパシタ及び第２キャパシタは半導体集積回路装置に作り込まれており、第１キャパシタ及び第２キャパシタの少なくともいずれか一方の容量値の調整は前記半導体集積回路装置の配線工程及び集束イオンビームの少なくともいずれか一方で行われる。

本発明によれば、ブートストラップ回路のブースト電圧を容易に調整することができる。

本発明にかかる第１の実施形態を示すブートストラップ回路 本発明にかかる第２の実施形態を示すブートストラップ回路 図１及び図２のおもなノードのタイミングチャート 本発明にかかる第３の実施形態を示すブートストラップ回路 本発明にかかる第４の実施形態を示すブートストラップ回路 図４、図５のおもなノードのタイミングチャート 本発明にかかる第５の実施形態を示すブートストラップ回路 図７のおもなノードのタイミングチャート 本発明にかかる第６の実施形態を示すブートストラップ回路 図９のおもなノードのタイミングチャート

（第１の実施形態）
図１は本発明にかかる第１の実施形態を示す。ブートストラップ回路１００は、ブーストパルス入力端ＳＴＡＲＴに印加される単一のパルスＰ１に基づき、ブースト出力電圧Ｖｂｏ１をブースト出力端ＢＯＯＴに出力し、ブーストすなわち昇圧されたブースト出力電圧Ｖｂｏ１は負荷ＬＯＡＤに供給される。負荷ＬＯＡＤは、たとえばフラッシュメモリ、ＤＲＡＭ等に用いられるワードラインドライバである。ブートストラップ回路１００は、２つのブースト手段を備えている。

第１のブースト手段はトランジスタＱ１０、キャパシタＣ１０、及びインバータＩＮＶ１〜ＩＮＶ４で構成されている。第２のブースト手段はトランジスタＱ２０、キャパシタＣ２０、及びインバータＩＮＶ１,ＩＮＶ２、及びインバータＩＮＶ５で構成される。トランジスタＱ１０とトランジスタＱ２０は一般的に良く知られたフリップフロップを構成している。すなわち、トランジスタＱ１０のドレインＤはトランジスタＱ２０のゲートＧに、トランジスタＱ２０のドレインＤはトランジスタＱ１０のゲートＧにそれぞれ接続されている。第１の実施形態ではトランジスタＱ１０,Ｑ２０はＮＭＯＳトランジスタで構成したがＰＭＯＳトランジスタで構成してもかまわない。また、バイポーラ型のＮＰＮトランジスタ、ＰＮＰトランジスタで構成することもできる。

すなわちフリップフロップを構成するにあたっては、ＭＯＳトランジスタを用いてもよいし、バイポーラトランジスタを用いてもよい。本書では、ＭＯＳトランジスタのソースＳ、ドレインＤ、及びゲートＧは、それぞれ第１主電極、第２主電極、及び制御電極と称される。フリップフロップに、バイポーラトランジスタを採用する場合には、エミッタ、コレクタ、及びベースをそれぞれ第１主電極、第２主電極、及び制御電極と呼称することができる。

インバータＩＮＶ１〜ＩＮＶ５は、消費電力が少なく、スイッチング特性に優れたＣＭＯＳインバータを用いることが好ましい。

トランジスタＱ１０のドレインＤとトランジスタＱ２０のゲートＧとの共通接続点は、ノードＮ１０で、トランジスタＱ２０のドレインＤとトランジスタＱ１０のゲートＧとの共通接続点はノードＮ２０でそれぞれ示されている。

ブートストラップ回路１００が半導体基板上に作り込まれている場合には、構造上、ノードＮ１０と接地電位ＧＮＤとの間には寄生キャパシタＣｓ１０が、ノードＮ２０と接地電位ＧＮＤとの間には寄生キャパシタＣｓ２０がそれぞれ介在されることになる。なお、トランジスタＱ１０,Ｑ２０の各ゲートＧと各ドレインＤとの間、及び各ゲートＧと各ソースＳとの間にも寄生キャパシタが介在されるがこれらの寄生キャパシタは説明の便宜上図示していない。

ノードＮ１０にはキャパシタＣ１０の第１端が、その第２端にはインバータＩＮＶ４の出力がそれぞれ接続されている。インバータＩＮＶ４の入力にはインバータＩＮＶ３の出力が、インバータＩＮＶ３の入力にはインバータＩＮＶ２の出力が、インバータＩＮＶ２の入力にはインバータＩＮＶ１の出力が、インバータＩＮＶ１の入力にはパルス入力端ＳＴＡＲＴがそれぞれ接続されている。したがって、ブーストパルス入力端ＳＴＡＲＴとノードＮ１０とはインバータＩＮＶ１〜ＩＮＶ４及びキャパシタＣ１０とが直列に接続されている。ブースト信号入力端ＳＴＡＲＴに印加されるパルスＰ１とインバータＩＮＶ４の出力から取り出されるパルスＰ２の振幅値はほぼ等しく、また両者は同極性である。したがって、パルスＰ１がハイレベルのときにパルスＰ２もハイレベルであり、パルスＰ１がローレベルのときパルスＰ２もローレベルとなる。パルスＰ２の波形はパルスＰ１のそれがインバータＩＮＶ１〜ＩＮＶ４によって整形されたものとなる。すなわち、インバータＩＮＶ１〜ＩＮＶ４はパルスＰ１を波形整形するために適宜段数が選ばれている。

ノードＮ１０の電位ｖｎ１０の初期値は不定である。ここで初期値とは電源端子ＶＰＰ１に電源電圧ｖｐｐ１が、電源端子ＶＰＰ２に電源電圧ｖｐｐ２がそれぞれ供給されてはいるが、ブーストパルス入力端ＳＴＡＲＴにパルスＰ１が印加されていないときの電圧を指す。パルスＰ１がブーストパルス入力端ＳＴＡＲＴに印加され、そのレベルがローレベルのときトランジスタＱ１０はオンし、ノードＮ１０の電圧レベルｖｎ１０は電源電圧ｖｐｐ１とほぼ等しくなる。

ノードＮ２０にはキャパシタＣ２０の第１端が、その第２端はインバータＩＮＶ５の出力にそれぞれ接続されている。インバータＩＮＶ５の入力にはインバータＩＮＶ２の出力とインバータＩＮＶ３の入力が接続されている。したがって、ブーストパルス入力端ＳＴＡＲＴとノードＮ２０との間にはインバータＩＮＶ１,ＩＮＶ２,ＩＮＶ５、及びキャパシタＣ２０が直列に接続されている。ブーストパルス入力端ＳＴＡＲＴに印加されるパルスＰ１とインバータＩＮＶ５の出力から取り出されるパルスＰ３とは極性は逆ではあるが、振幅値はほぼ同じである。したがって、パルスＰ１がハイレベルのときにパルスＰ３はローレベルであり、パルスＰ１がローレベルのときにパルスＰ３はハイレベルになる。

パルスＰ３の信号波形はパルスＰ１のそれがインバータＩＮＶ１,ＩＮＶ２及びＩＮＶ５によって波形成形されたものとなる。すなわち、インバータＩＮＶ１,ＩＮＶ２及びＩＮＶ５はパルスＰ１を波形整形するために設けられている。

ノードＮ２０の電圧ｖｎ２０の初期値はノードＮ１０の電位と同様に不定である。ここで初期値とは電源端子ＶＰＰ１に電源電圧ｖｐｐ１が、電源端子ＶＰＰ２に電源電圧ｖｐｐ２がそれぞれ供給されてはいるが、ブーストパルス入力端ＳＴＡＲＴにパルスＰ１が印加されていないときの電位を指す。パルスＰ１がブーストパルス入力端ＳＴＡＲＴに印加され、そのレベルがハイレベルのときトランジスタＱ２０はオンし、ノードＮ２０の電位ｖｎ２０は電源電圧ｖｐｐ１とほぼ等しくなる。

パルスＰ１がローレベルのときパルスＰ３はハイレベルとなり、キャパシタＣ２０の第２端の電位は突き上げられキャパシタＣ２０の第１端すなわちノードＮ２０の電圧は初期値よりも電位Ｖｃ２０だけ大きくなる。電位Ｖｃ２０の最大値はパルスＰ３のピーク値ＶＨに等しい。したがって、パルスＰ３のピーク値ＶＨと電源端子ＶＰＰ１の電源電圧ｖｐｐ１を等しく設定すると、ノードＮ２０の電位Ｖｃ２０の最大値は２・ｖｐｐ１となる。しかし、ノードＮ２０と接地電位ＧＮＤとの間には寄生容量Ｃｓ２０が存在するために、電位Ｖｃ２０＝２・ｖｐｐ１とはならず、Ｖｃ２０＝１．７・ｖｐｐ１〜１．９・ｖｐｐ１となる。なお、ノードＮ２０の電位Ｖｃ２０を高くするためにはキャパシタＣ２０の容量値をできるだけ大きくすることが好ましいが、半導体集積回路の集積度を考慮すると、この大きさはできるだけ小さく抑えることが望ましい。本発明では４ｐＦ〜１６ｐＦの範囲に設定されている。

なお、図１示のブートストラップ回路１００を構成する各トランジスタ、各キャパシタ、各電源端子、各ノードについて本書では次のように称される。すなわち、トランジスタＱ１０は第１トランジスタ、トランジスタＱ２０は第２トランジスタ、キャパシタＣ１０は第１キャパシタ、キャパシタＣ２０は第２キャパシタ、電源端子ＶＰＰ１は第１電源端子、電源端子ＶＰＰ２は第２電源端子、ノードＮ１０は第１ノード、ノードＮ２０は第２ノードである。また、パルスＰ２は第１ブーストパルス、パルスＰ３は第２ブーストパルスとしてそれぞれ称される。

ノードＮ２０はブースト出力端ＢＯＯＴに結合されている。図１にはノードＮ２０とブースト出力端ＢＯＯＴとを直結したものを示したが、両者間には他のブースト手段やトランジスタからなるバッファ等を結合させても良い。

トランジスタＱ１０,Ｑ２０の各ソースＳは共通接続され、その共通接続点は電源端子ＶＰＰ１に接続されている。電源端子ＶＰＰ１に供給される電源電圧ｖｐｐ１はたとえば１．５Ｖである。

電源端子ＶＰＰ２とブースト出力端ＢＯＯＴとの間にはダイオードＤＲと抵抗ＲＣとの直列接続体が接続されている。電源端子ＶＰＰ２に供給される電源電圧ｖｐｐ２はブースト出力端ＢＯＯＴに結合される負荷ＬＯＡＤの回路構成や使用状態に応じて適宜設定される。たとえば、負荷ＬＯＡＤを半導体記憶回路装置のメモリセルへデータを書き込むときの電源電圧ｖｐｐ２はたとえば５Ｖに設定され、メモリセルからデータを読み出しするときには電源電圧ｖｐｐ２はたとえば電源電圧ｖｐｐ１と同じたとえば１．５Ｖに設定される。

負荷ＬＯＡＤはトランジスタＱ３０,Ｑ４０で構成されている。第１の実施形態では、トランジスタＱ３０はＰＭＯＳトランジスタであり、トランジスタＱ４０はＮＭＯＳトランジスタで構成されている。トランジスタＱ３０，Ｑ４０の各ゲートＧは共通接続され、たとえば図示しないアドレスデコーダに接続されている。

ダイオードＤＲは負荷ＬＯＡＤを構成するメモリセルからデータを読み出しするときにブースト出力端ＢＯＯＴに出力されるブースト出力電圧Ｖｂｏ１が電源電圧ｖｐｐ２の１．５Ｖを超えるため、ブースト出力端ＢＯＯＴから電源端子ＶＰＰ２に向かって流れる逆電流を阻止するために設けられている。抵抗ＲＣはブートストラップ回路１００の外部から電源端子ＶＰＰ２に到来するサージ電圧を抑制するために設けられている。その抵抗値は数オームから十数オームの範囲である。

（第２の実施形態）
図２は本発明にかかる第２の実施形態を示す。ブートストラップ回路１００Ａと、図１に示した第１の実施形態のブートストラップ回路１００との違いは次の４点である。第１に電源端子ＶＰＰ１とノードＮ１０との間に抵抗Ｒ１０が接続されていることである。第２にキャパシタＣ１０を複数の単位キャパシタＣ１１〜Ｃ１４で構成していることである。第３に電源端子ＶＰＰ１とノードＮ２０との間に抵抗Ｒ２０を接続していることである。第４にキャパシタＣ２０を複数の単位キャパシタＣ２１〜Ｃ２５で構成していることである。

ブートストラップ回路１００Ａは、図１示のブートストラップ回路１００と同様に２つのブースト手段を備える。第１のブースト手段はトランジスタＱ１０、キャパシタＣ１０及び抵抗Ｒ１０を備える。トランジスタＱ１０、キャパシタＣ１０及び抵抗Ｒ１０は第１の実施形態と同様にそれぞれ、第１トランジスタ、第１キャパシタ、及び第１抵抗として称される。キャパシタＣ１０は、第１の実施形態と同様に、電圧をブースト（昇圧）するために用意され、複数のたとえばキャパシタＣ１１，Ｃ１２，Ｃ１３及びＣ１４で構成され、これらの容量値はいずれもがたとえば０．５ｐＦに選ばれている。これらの容量値はすべて等しいので単位キャパシタと称することができる。キャパシタＣ１０全体の容量値は、キャパシタＣ１１〜Ｃ１４を、半導体集積回路装置の配線工程及び集束イオンビームの少なくともいずれか一方で結線または断線させ所定の大きさに選ばれている。キャパシタＣ１０としてキャパシタＣ１１のみが選択された場合にはその容量値は０．５ｐＦとなり、キャパシタＣ１１〜Ｃ１４のすべてが選択された場合にはその容量値は２．０ｐＦとなる。

抵抗Ｒ１０はたとえば抵抗Ｒ１１，Ｒ１２の複数の抵抗で形成されている。抵抗Ｒ１１，Ｒ１２の接続はキャパシタＣ１０の接続と同様に、半導体集積回路装置の配線工程及び集束イオンビームの少なくともいずれか一方で結線または短絡させ所定の大きさに選ばれる。抵抗Ｒ１１，Ｒ１２の抵抗値はいずれもがたとえば５０ｋΩである。これらの抵抗の抵抗値は等しいので単位抵抗として称することができる。抵抗Ｒ１０として抵抗Ｒ１１のみが選択された場合にはその抵抗値は５０ｋΩとなり、抵抗Ｒ１１，Ｒ１２のすべてが選択された場合にはその抵抗値は１００ｋΩとなる。なお、図２には抵抗Ｒ１１とＲ１２とを直列に接続したものを示したが並列に並べて抵抗値を調整するようにしてもよい。

第２のブースト手段は、トランジスタＱ２０、キャパシタＣ２０及び抵抗Ｒ２０を備える。トランジスタＱ２０、キャパシタＣ２０及び抵抗Ｒ２０はそれぞれ、第２トランジスタ、第２キャパシタ及び第２抵抗として称される。キャパシタＣ２０は複数のたとえばキャパシタＣ２１，Ｃ２２，Ｃ２３，Ｃ２４及びＣ２５で形成されている。キャパシタＣ２１〜Ｃ２５は、半導体集積回路装置の配線工程及び集束イオンビームの少なくともいずれか一方で結線または断線させ所定の大きさに選ばれる。キャパシタＣ２１〜Ｃ２５のすべては、たとえば０．５ｐＦの同一容量としてもよく、また、キャパシタＣ２１だけはたとえば４．０ｐＦとし、キャパシタＣ２２〜Ｃ２５はそれぞれ０．５ｐＦとしてもよい。いずれにしても容量値が等しい単位キャパシタが複数用意されている。キャパシタＣ２０の全体の容量値はキャパシタＣ１０と同様にキャパシタＣ２１〜Ｃ２５の中の組み合わせで適宜設定される。第２のブースト手段に用意されるキャパシタＣ２１〜Ｃ２５の数は、第１のブースト手段に用意されるキャパシタＣ１１〜Ｃ１４のそれよりも多く、かつ、調整範囲は広い。ここで調整範囲が広いという意味合いは、単位キャパシタの容量値に対して設定できる最大容量値の割合が大きいことを指している。ここでキャパシタＣ１０の調整範囲をみてみると、単位容量は０．５ｐＦであり、最大容量値は２．０ｐＦであるから、その調整範囲は４倍となる。これに対してキャパシタＣ２０の調整範囲は、単位容量は０．５ｐＦであり、最大容量値は６．０ｐＦであるから、その調整範囲は１２倍となる。したがって、第２のブースト手段を構成するキャパシタＣ２０の調整範囲が広いことになる。

第２のブースト手段を構成する抵抗Ｒ２０は、たとえば抵抗Ｒ２１〜Ｒ２４の複数の抵抗で構成されている。抵抗Ｒ２１〜Ｒ２４の抵抗値はいずれもがたとえば５０ｋΩであるので、これらの抵抗は単位抵抗と称することができる。したがって、抵抗Ｒ２０は単位抵抗の集合体から構成されている。抵抗Ｒ２０の全体の抵抗値は抵抗Ｒ１０と同様に、半導体集積回路装置の配線工程及び集束イオンビームの少なくともいずれか一方で結線させ所定の大きさに選ばれる。抵抗Ｒ２０として抵抗Ｒ２１のみが選択された場合にはその抵抗値は５０ｋΩとなり、抵抗Ｒ２１〜Ｒ２４のすべてが選択された場合にはその抵抗値は２００ｋΩとなる。なお、図２には抵抗Ｒ２１〜Ｒ２４は直列に接続されるものを示したが単位抵抗を並列に接続させておき、全体の抵抗値を所定の大きさに調整するようにしてもよい。

第２のブースト手段を構成する抵抗Ｒ２０の調整範囲は、第１のブースト手段を構成する抵抗Ｒ１０の調整範囲よりも広い。ここで調整範囲が広いという意味合いは、単位抵抗の抵抗値に対して設定できる最大抵抗値の割合が大きいことを指している。ここで抵抗Ｒ１０の調整範囲をみてみると、単位抵抗は５０ｋΩであり、最大抵抗値は１００ｋΩであるから、その調整範囲は２倍となる。これに対して抵抗Ｒ２０の調整範囲は、単位抵抗は５０ｋΩであり、調整できる最大抵抗値は２００ｋΩであるから、その調整範囲は４倍となる。したがって、第２のブースト手段を構成する抵抗Ｒ２０の調整範囲は第１のブースト手段のそれよりも広いことになる。

これまでの説明から明らかになるように本発明の第２の実施形態の特徴の１つとして、第２ブースト手段と第１ブースト手段とを比較すると、第２ブースト手段を構成するキャパシタＣ２０及び抵抗Ｒ２０の調整範囲が第１ブースト手段を構成するキャパシタＣ１０及び抵抗Ｒ１０のそれよりも広くなるように構成されていることである。これは、ブートストラップ回路１００Ａでブーストされるブースト出力電圧Ｖｂｏ２はブースト出力端ＢＯＯＴから出力されるが、ブースト出力端ＢＯＯＴは、抵抗Ｒ２０の第１端に接続されかつキャパシタＣ２０の第１端にも接続されているからであり、ブースト電圧Ｖｂｏ２の大きさやその変動に大きく関わってくるからである。このために第２ブースト手段の調整範囲を広くしているのである。いずれにしても、第２の実施形態は、抵抗Ｒ１０，Ｒ２０、及びキャパシタＣ１０，Ｃ２０の大きさを調整出来るようにしているので、ブースト出力電圧Ｖｂｏ２の大きさを細かく調整することが出来る。

図３は、図1及び図２のおもなノードの信号波形を示す。以下、図１、図２を参照しながら説明する。

図３（ａ）はパルス入力端ＳＴＡＲＴに印加されるパルスＰ１を示す。パルスＰ１にはパルスが発生する順にパルスＰ１１、パルスＰ１２及びパルスＰ１３を付与している。パルスＰ１の周期Ｔ０はたとえば１０ｎＳ〜２０ｎＳに設定される。すなわち、パルスＰ１の周波数ｆはｆ＝１００ＭＨｚ〜５０ＭＨｚに設定されている。パルスＰ１のハイレベルＶＨのパルス幅とローレベルＶＬのパルス幅は共に周期Ｔ０の１／２であるＴ０／２である。すなわち、パルスＰ１のデューティ比は５０％である。したがって、たとえば周期Ｔ０＝２０ｎＳのときのハイレベルＶＨ及びローレベルＶＬのパルス幅はそれぞれ１０ｎＳずつとなる。ハイレベルＶＨの大きさはたとえば１．５Ｖであり、ローレベルＶＬの大きさはたとえば０Ｖである。

パルスＰ１は、時刻ｔ０ではローレベルＶＬである。時刻ｔ０では電源端子ＶＰＰ１及び電源端子ＶＰＰ２にはたとえば１．５Ｖの電圧が供給されているが、パルスＰ１は印加されていない状態である。

時刻ｔ１になると、パルスＰ１が印加され、さらにそのレベルがローレベルＶＬからハイレベルＶＨに遷移する。パルスＰ１は、時刻ｔ２〜時刻ｔ６までの間、ローレベルＶＬとハイレベルＶＨを周期的に繰り返し、時刻ｔ６以降はローレベルＶＬを維持したままである。

図３（ｂ）はインバータＩＮＶ４から出力されるパルスＰ２を示す。パルスＰ２はパルスＰ１に重畳されるノイズや波形の歪がインバータＩＮＶ１〜ＩＮＶ４で波形整形除去及び整形される。パルスＰ２とパルスＰ１の極性は同じになるようにインバータＩＮＶ１〜ＩＮＶ４の段数が選ばれている。

図３（ｃ）はインバータＩＮＶ５から出力されるパルスＰ３を示す。パルスＰ３はパルスＰ１に重畳されるノイズや波形の歪がインバータＩＮＶ１,ＩＮＶ２、及びＩＮＶ５で波形整形されたパルスである。また、パルスＰ３とパルスＰ２の極性が反転するようにインバータＩＮＶ１,ＩＮＶ２、及びＩＮＶ４の段数が選ばれている。

図３（ｄ）はノードＮ１０に生じるブースト電圧ｖｎ１０を示す。ブースト電圧ｖｎ１０は、ノードＮ１０の初期値にパルスＰ２で突き上げられた電位が加わった大きさとなる。キャパシタＣ１０はパルスＰ２がハイレベルＶＨのときに突き上げられ、そのときの電位がブーストすなわち昇圧される。パルスＰ２がローレベルＶＬのときにキャパシタＣ１０の電位は突き上げられないので、ノードＮ１０の電圧は初期値に維持されるままである。ここで初期値は、電源端子ＶＰＰ１に供給される電源電圧ｖｐｐ１にほぼ等しい。ノードＮ１０の電位ｖｎ１０はパルスＰ２がハイレベルの期間すなわち、時刻ｔ１−ｔ２、ｔ３−ｔ４、ｔ５−ｔ６では初期値に加えて、キャパシタＣ２０が突き上げられた電位ｖｃ２０だけ増加する。電位ｖｃ２０の大きさは、理想的にはパルスＰ２のハイレベルＶＨの大きさに等しくなる。したがって、ここで電源電圧ｖｐｐ１とパルスＰ２のハイレベルＶＨの大きさを共に１．５Ｖとすると、ノードＮ１０の最大電圧は（ｖｐｐ１＋ｖｃ１０≒３Ｖ）となる。しかし、ノードＮ１０と接地電位ＧＮＤとの間に存在する寄生キャパシタＣｓ１０などにより最大電圧は低下し、実際のシミュレーション結果では２．７Ｖ〜２．９Ｖに低下することが分かった。

図３（ｅ）はノードＮ２０から出力されるブースト電圧ｖｎ２０を示す。ブースト電圧ｖｎ２０は、ノードＮ２０の初期値にパルスＰ３で突き上げられた電位が加わった大きさとなる。キャパシタＣ２０はパルスＰ３がハイレベルＶＨのときに突き上げられ、そのときの電位がブーストすなわち昇圧される。パルスＰ３がローレベルＶＬのときにキャパシタＣ２０は突き上げられないので、ノードＮ２０の電圧は初期値に維持される。ここで初期値は、電源端子ＶＰＰ１に供給される電源電圧ｖｐｐ１にほぼ等しい。ノードＮ２０の電位ｖｎ２０はパルスＰ３がハイレベルの期間すなわち、時刻ｔ２−ｔ３、ｔ４−ｔ５では初期値に加えて、キャパシタＣ２０が突き上げられた電位ｖｃ２０だけ増加する。電位ｖｃ２０の大きさは、理想的にはパルスＰ３のハイレベルＶＨの大きさに等しくなる。したがって、電源電圧ｖｐｐ１とパルスＰ３のハイレベルＶＨの大きさを共に１．５Ｖとすると、ノードＮ２０の最大電位は（ｖｐｐ１＋ｖｃ２０≒３Ｖ）となる。しかし、ノードＮ２０と接地電位ＧＮＤとの間に存在する寄生キャパシタＣｓ２０などにより最大電位は低下し、実際のシミュレーション結果では２．７Ｖ〜２．９Ｖに低下することが分かった。なお、ノードＮ２０と接地電位ＧＮＤとの間に存在する寄生キャパシタＣｓ２０はノードＮ１０と接地電位ＧＮＤとの間に存在する寄生キャパシタＣｓ１０に比べて大きい。なぜならば、ノードＮ２０に接続される回路素子数がノードＮ１０に接続されるそれに比べて多いからであり、その分、全体の容量値も大きくなるからである。したがって、本発明ではキャパシタＣ２０の容量値はキャパシタＣ１０のそれの２倍〜６倍になるように設定されている。

さて、ノードＮ２０のブースト電圧ｖｎ２０はブースト出力端ＢＯＯＴに出力されるものであるからノードＮ１０のブースト電圧ｖｎ１０に比べるとより重要である。しかし、時刻ｔ０では図１に示したブートストラップ回路１００と図２に示したブートストラップ回路１００Ａとでは時刻ｔ０の値において少し差が生じることが分かった。すなわち、図１に示したブートストラップ回路１００においては、ノードＮ２０側に出力されるブースト電圧Ｖｂｏ１は不定となり、シミュレーション結果では図２に示したブートストラップ回路１００ＡのノードＮ２０の電位ｖｎ２０よりも低い電位に置かれることが分かった。この理由は、トランジスタＱ２０がオンするに十分な電圧が印加されていないためである。一方、図２に示したブートストラップ回路１００Ａにおいては、抵抗Ｒ１０によって、トランジスタＱ２０のゲートＧすなわちノードＮ１０には電源電圧ｖｐｐ１が印加され、また、抵抗Ｒ２０によってトランジスタＱ１０のゲートＧすなわちノードＮ２０には電源電圧ｖｐｐ１が印加され、時刻ｔ０での電位すなわち初期値は電源電圧ｖｐｐ１とほぼ同じ大きさに固定される。

ノードＮ２０のブースト電位ｖｎ２０は、時刻ｔ１−ｔ２の期間すなわちパルスＰ１１の期間では十分なブースト電圧が出力できていないが、時刻ｔ２以降すなわちパルスＰ１２,Ｐ１３ではブートストラップ回路１００Ａ、ブートストラップ回路１００はほぼ同じ特性を示すことが分かった。言い換えれば、パルスＰ１が１つ（パルスＰ１１）だけでは十分にブースト効果は得られないが、パルスＰ１が２つ（パルスＰ１２）、３つ（パルスＰ１３）と増加するに伴い十分なブースト効果が得られ、ブートストラップ回路として十分な機能を果たすことが確認できた。

図３（ｆ）は負荷ＬＯＡＤに印加されるワードライン信号ＷＬを示す。ワードライン信号ＷＬはブースト出力端ＢＯＯＴすなわちノードＮ２０に出力されたブースト電圧が十分に昇圧されたタイミングである時刻ｔ７以降供給されるようにしている。時刻ｔ７はパルスＰ１の周期Ｔ０とブーストのパルスの数（図３のＰ１１、Ｐ１２、Ｐ１３に相当）に基づき適宜設定される。ワードライン信号ＷＬはローレベルＶＬＷＬ、ハイレベルＶＨＷＬを有する信号である。

（第３の実施形態）
図４は本発明にかかる第３の実施形態を示す。ブートストラップ１００Ｂを示す。ブートストラップ回路１００Ｂが、図２に示したブートストラップ回路１００Ａとの実質的な違いは１点だけである。すなわち、ブートストラップ１００ＢはノードＮ１０ＡとノードＮ２０Ａとの間にダイオードＤＳを接続したことである。なお、ブートストラップ回路１００Ｂでは、ノードＮ１０Ａと電源端子ＶＰＰ１との間に単一の抵抗Ｒ１０Ａを、ノードＮ２０と電源端子ＶＰＰ１との間に単一の抵抗Ｒ２０Ａをそれぞれ接続しているが、これらは図２示の抵抗Ｒ１０、抵抗Ｒ２０と実質的に同じとみることができる。

抵抗Ｒ１０Ａ,Ｒ２０Ａの働きは、図２に示した第２の実施形態の抵抗Ｒ１０,Ｒ２０と同じである。すなわち、ノードＮ１０Ａ,Ｎ２０Ａの初期値を所定の値に固定するためである。ここで初期値とは電源端子ＶＰＰ１に電源電圧ｖｐｐ１が、電源端子ＶＰＰ２に電源電圧ｖｐｐ２がそれぞれ供給されてはいるが、ブーストパルス入力端ＳＴＡＲＴにパルスＰ１が印加されていないときの電位レベルを指している。パルスＰ１がパルス入力端ＳＴＡＲＴに印加され、そのレベルがローレベルＶＬのときにトランジスタＱ１０Ａはオンであり、トランジスタＱ２０Ａはオフとなる。パルスＰ１のレベルがハイレベルＶＨのときは、トランジスタＱ２０Ａはオンであり、トランジスタＱ１０Ａはオフとなる。

ブートストラップ回路１００Ｂでは、ノード１０Ａの電位ｖ１０ａがノードＮ２０Ａの電位ｖ２０ａよりも高い期間すなわち、パルスＰ２がハイレベルＶＨでパルスＰ３がローレベルＶＬの期間では、ダイオードＤＳが順方向にバイアスされるため、電位ｖ２０ａは電位ｖ１０ａよりもダイオードＤＳの順方向電圧Ｖｄｓだけ低くなる。

なお、ノード１０Ａの電位ｖ１０ａがノードＮ２０Ａの電位ｖ２０ａよりも低い期間すなわち、パルスＰ２がローレベルＶＬでパルスＰ３がハイレベルＶＨの期間では、ダイオードＤＳは逆方向にバイアスされるため、電位ｖ２０ｂは電位ｖ１０ｂとは切り離されて設定される。

さて、図４示のブートスットラップ回路１００Ｂの特徴は、ノードＮ１０ＡとノードＮ２０Ａとの間にダイオードＤＳを接続したことである。ダイオードＤＳはノードＮ１０Ａ側がアノードであり、ノードＮ２０Ａ側がカソードのなるように接続されている。この理由は第１ノード側すなわちノードＮ１０Ａから第２ノード側すなわちノードＮ２０Ａに向かって電荷を補給し、ノードＮ２０の電位を高めるためである。

（第４の実施形態）
図５は、本発明にかかる第４の実施形態を示す。ブートストラップ回路１００Ｃは、先のブートストラップ回路１００,１００Ａ、及び１００Ｂと同様にフリップフロップを採用している。すなわち、トランジスタＱ１０ＢのドレインＤはトランジスタＱ２０ＢのゲートＧに、トランジスタＱ２０ＢのドレインＤはトランジスタＱ１０ＢのゲートＧにそれぞれ接続されている。トランジスタＱ１０ＢのドレインＤとトランジスタＱ２０のゲートＧとの共通接続点はノードＮ１０Ｂで、トランジスタＱ２０ＢのドレインＤとトランジスタＱ１０のゲートＧとの共通接続点はノードＮ２０Ｂでそれぞれ示され、ノードＮ１０Ｂ及びノードＮ２０Ｂは、それぞれ第１ノード及び第２ノードとして称される。

一方、ブートストラップ回路１００Ｃは実質的には図２に示したブートストラップ回路１００Ｂと比較すると次の２つの点で相違する。第１の相違点は、第１ノードすなわちノードＮ１０Ｂとブースト出力端ＢＯＯＴとの間にトランジスタＱ１１Ｂを接続したことである。第２の相違点は、第２ノードすなわちノードＮ２０Ｂとブースト出力端ＢＯＯＴとの間にトランジスタＱ２１Ｂを接続したことである。

ブートストラップ回路１００Ｃの特徴は、端的に言えば、第２ノードすなわちノードＮ２０Ｂの電位はトランジスタＱ２１Ｂを介してブースト出力端ＢＯＯＴに伝達することに加え、第１ノードすなわちノードＮ１０Ｂの電位もトランジスタＱ１１Ｂを介してブースト出力端ＢＯＯＴに伝達できるということである。すなわち、ブースト出力端ＢＯＯＴへは第２ブースト手段及び第１ブースト手段から電荷が供給されることになるのでブースト効率を高めることができる。

なお、ブートストラップ回路１００Ｃは、ノードＮ２０ＢまたはノードＮ１０Ｂに生じたブースト電圧ｖ２０ｂまたはブースト電圧ｖ１０ｂをトランジスタＱ２１ＢまたはトランジスタＱ１１Ｂを介してブースト出力端ＢＯＯＴに出力させるためにブースト電圧のロス分が生じ、ブースト出力端ＢＯＯＴに出力されるブースト出力電圧Ｖｂｏ４は０．１Ｖ〜０．２Ｖ程度低下することになるが、こうしたロス分はキャパシタＣ２０Ｂの大きさの調整によってカバーすることができる。

トランジスタＱ１０ＢとトランジスタＱ２０Ｂの各ソースＳは共通接続され、その共通接続点は第１電源端子としての電源端子ＶＰＰ１に接続され、電源端子ＶＰＰ１に供給される電源電圧ｖｐｐ１はたとえば１．５Ｖに選ばれている。

トランジスタＱ１０Ｂ，Ｑ２０Ｂは共にＮＭＯＳトランジスタで構成されている。ＮＭＯＳトランジスタは本書で第１導電型として称される。トランジスタＱ１０Ｂ，Ｑ２０ＢはＰＭＯＳトランジスタで構成することもできる。ＰＭＯＳトランジスタは本書で第２導電型として称される。したがって、第１導電型と第２導電型とは逆導電型の関係に置かれる。

トランジスタＱ１１ＢのソースＳ及びドレインＤは、それぞれブースト出力端ＢＯＯＴ及びノードＮ１０Ｂに接続されている。トランジスタＱ２１ＢのソースＳ及びドレインＤは、それぞれブースト出力端ＢＯＯＴ及びノードＮ２０Ｂに接続されている。トランジスタＱ１１Ｂ，Ｑ２１Ｂは共に第２導電型のＰＭＯＳトランジスタで構成されている。

図６は、図４及び図５にそれぞれ示したブートストラップ回路１００Ｂ及び１００Ｃのおもなノードのタイミングチャートを示す。図６（ａ）は、パルス入力端ＳＴＡＲＴに印加されるパルスＰ１を示す。パルスＰ１は時刻ｔ０でハローレベルＶＬであるが、時刻ｔ１に至ると１つ目のパルスＰ１１が印加され、引き続き２つ目のパルスＰ１２、３つ目のパルスＰ１３が時刻ｔ２までの間に印加される状態を示す。

図６（ｂ）は、ブースト出力端ＢＯＯＴに出力されるブースト出力電位Ｖｂｏ３及びＶｂｏ４の遷移を示す。ブースト出力電位Ｖｂｏ３及びＶｂｏ４は、パルスＰ１が印加されていない時刻ｔ０では電源電圧ｖｐｐ１にほぼ等しいが、パルスＰ１が印加される時刻ｔ１〜ｔ２の期間では徐々に上昇し時刻ｔ２以降は、電源電圧ｖｐｐ１の約２倍の大きさである、２・ｖｐｐ１の大きさに維持される。正確にはパルスＰ１のハイレベルＶＨが電源電圧ｖｐｐ１と同じとした場合である。たとえば、電源電圧ｖｐｐ１＝１．５Ｖとし、ハイレベルＶＨ＝１．５Ｖとすると、ブースト出力電位Ｖｂｏ３及びＶｂｏ４はほぼ３Ｖとなる。しかし、実際にはキャパシタＣ２０Ｂの大きさや、寄生キャパシタＣｓ２０ｂにより、ブースト電位に損失分が生じるため実際のブースト出力電位Ｖｂｏ３及びＶｂｏ４の大きさは２．７Ｖ〜２．９Ｖの範囲となる。

（第５の実施形態）
図７は本発明にかかる第５の実施形態にかかるブートストラップ回路２００Ａを示す。ブートストラップ回路２００Ａはこれまで説明してきた第１〜第４の実施形態と同様に第１のブースト手段及び第２のブースト手段で構成される点では共通する。しかし、ブートストラップ回路２００Ａはフリップフロップを採用していない点では、これまでの第１〜第４の実施形態とは相違する。また、単一のブーストパルスを用いるのではなく、２つのブーストパルスを用いる点でもこれまでの実施形態とは相違する。ブートストラップ回路２００Ａは、比較的少ない回路素子で構成しているのが特徴である。

ブートストラップ回路２００Ａでの第１のブースト手段は、抵抗Ｒ５１及びキャパシタＣ５１を備える。抵抗Ｒ５１の第１端は電源端子ＶＰＰ１に、その第２端はノードＮ１０Ｃにそれぞれ接続されている。キャパシタＣ５１の第１端はノードＮ１０Ｃに、その第２端はパルス入力端ＣＡＰＡにそれぞれ接続されている。パルス入力端ＣＡＰＡにはパルスＰ４が印加されている。パルスＰ４がハイレベルＶＨのときにキャパシタＣ５１の電位は突き上げられ、ノードＮ１０Ｃの電位ｖ１０ｃはｖ１０ｃ＝（ｖｐｐ１＋ｖｃ５１）に維持される。ここで、電位ｖｃ５１はパルスＰ４によってキャパシタＣ５１の電位が突き上げられるいわゆるブースト電位であり、理想的にはパルスＰ４のハイレベルＶＨに等しくなる。しかし、ノードＮ１０Ｃと接地電位ＧＮＤとの間には寄生キャパシタＣｓ１０ｃが存在するためにブーストされる電位はブーストパルスＰ４の最大値の０．８倍〜０．９倍となる。ブーストされる電位の低下量を抑えるにはキャパシタＣ５１の容量値を大きく選ぶと良い。

ブートストラップ回路２００Ａを構成する第２のブースト手段は、抵抗Ｒ５２、キャパシタＣ５２、インバータＩＮＶ５１,ＩＮＶ５２を備える。抵抗Ｒ５２の第１端は電源端子ＶＰＰ１に、その第２端はノードＮ２０Ｃにそれぞれ接続されている。キャパシタＣ５２の第１端はノードＮ２０Ｃに、その第２端はインバータＩＮＶ５２の出力に接続され、インバータＩＮＶ５２の入力はインバータＩＮＶ５１の出力に、インバータＩＮＶ５１の入力はブーストパルス入力端ＳＴＡＲＴにそれぞれ接続されている。ブーストパルス入力端ＳＴＡＲＴにはブーストパルスＰ５が印加されている。

インバータＩＮＶ５１,ＩＮＶ５２はブーストパルスＰ５を波形整形するために用意されている。インバータＩＮＶ５１,ＩＮＶ５２は好ましくはＣＭＯＳトランジスタで構成されている。

パルスＰ５がハイレベルＶＨのとき、キャパシタＣ５２の電位は突き上げられノードＮ２０Ｃはブーストされる。すなわち、ノードＮ２０Ｃの電位は電源端子ＶＰＰ１に供給される電源電圧ｖｐｐ１以上に昇圧される。パルスＰ５がローレベルのときにはノードＮ２０Ｃの電位ｖ２０ｃは電源端子ＶＰＰ１から抵抗Ｒ５２を介して与えられる電圧すなわち電源電圧ｖｐｐ１とほぼ等しい大きさに維持される。

トランジスタＱ５１は第１のブースト手段と第２のブースト手段を結合させる結合手段の役割を有する。トランジスタＱ５１はＮＭＯＳトランジスタで構成されている。トランジスタＱ５１をオンさせるためにはゲートＧの電位をソースＳの電位よりも少なくとも閾値電圧Ｖｔ以上高めなければならない。トランジスタＱ５１のソース側はブースト出力端ＢＯＯＴに結合され、さらにブースト出力端ＢＯＯＴからは電源端子ＶＰＰ１に供給される電源電圧ｖｐｐ１よりも高い電圧を出力するものであるから、ゲートＧの電位を（ｖｐｐ１＋Ｖｔ）以上にしなければならないことになる。そのための回路手段が第１のブースト手段を構成する抵抗Ｒ５１及びキャパシタＣ５１ということになる。したがって、トランジスタＱ５１をオンさせるには閾値電圧Ｖｔが小さなＮＭＯＳトランジスタを採用することが好ましい。しかし、閾値電圧Ｖｔの小さなＮＭＯＳトランジスタを用意することは困難性が伴うので、好ましくはデプレッション型ＮＭＯＳトランジスタを採用することが好ましい。

ブートストラップ回路２００Ａにはこれまでのブートストラップ回路と同様にブースト出力端ＢＯＯＴを介してダイオードＤＲ、抵抗ＲＣ及び負荷ＬＯＡＤが結合されている。これらの回路部はこれまで説明してきたものと同じであるので説明は割愛する。

図８は図７に示したブートストラップ回路２００Ａのおもなノードのタイミングチャートを示す。図８（ａ）は、ブーストパルス入力端ＣＡＰＡに印加されるブーストパルスＰ４である。時刻ｔ０は電源端子ＶＰＰ１及びＶＰＰ２にそれぞれ電源電圧ｖｐｐ１及びｖｐｐ２が供給されてはいるがパルスＰ４は印加されていない状態である。

時刻ｔ１になるとパルスＰ４はローレベルＶＬからハイレベルＶＨに遷移し、ハイレベルＶＨの状態は時刻ｔ２まで持続する。パルスＰ４は、時刻ｔ２以降においてはローレベルＶＬを維持したままである。

図８（ｂ）は、ブーストパルス入力端ＳＴＡＲＴに印加されるパルスＰ５を示す。パルスＰ５は時刻ｔ１〜ｔ３まではローレベルＶＬを維持し、時刻ｔ３以降はハイレベルＶＨに維持されている。パルスＰ５とパルスＰ４が同時にハイレベルＶＨになることを避けるために、パルスＰ５がローレベルＶＬからハイレベルＶＨに遷移する時刻ｔ３はパルスＰ２がハイレベルＶＨに持続される時刻ｔ２の後になるように設定されている。

図８（ｃ）は、ノードＮ１０Ｃの電位ｖ１０ｃを示す。電位ｖ１０ｃの遷移は、パルスＰ４のふるまいに追随する。すなわち、時刻ｔ０での電位ｖ１０ｃは電源電圧ｖｐｐ１にほぼ等しいが、時刻ｔ１〜ｔ２の期間ではキャパシタＣ５１の電位がパルスＰ４によって突き上げられるので、電位ｖ１０ｃはｖ１０ｃ＝（ｖｐｐ１＋ｖｃ５１）となる。ここで、ｖｃ５１はキャパシタＣ５１が突き上げられるいわゆるブースト電位の大きさであり、ブースト電位の大きさｖｃ５１は理想的にはパルスＰ４のハイレベルＶＨに等しくなる。しかし、ノードＮ１０Ｃと接地電位ＧＮＤとの間には寄生キャパシタＣｓ１０ｃが存在しているため、ブースト電位の大きさｖｃ５１は、ｖｃ５１＜ＶＨとなる。時刻ｔ２以降の電位ｖｃ５１は、電源端子ＶＰＰ１の電源電圧ｖｐｐ１とほぼ同じになる。

図８（ｄ）は、ノードＮ２０Ｃの電位ｖ２０ｃでもあり、ブースト出力端ＢＯＯＴのブースト出力電位Ｖｂｏ５でもある。ブースト出力電位Ｖｂｏ５は時刻ｔ０では電位Ｖｂ５Ｌで示されている。電位Ｖｂｏ５はトランジスタＱ５１のドレインＤに印加される電圧すなわち電源電圧ＶＰＰ１に供給される電源電圧ｖｐｐ１と、ゲートＧに印加される電位すなわちノードＮ１０Ｃのブースト電位ｖ１０ｃ及びトランジスタＱ５１の閾値電圧Ｖｔによって決まる。電位Ｖｂ５Ｌは、本実施の形態ではたとえば、１．１Ｖ〜１．２Ｖである。

図８（ｄ）、時刻ｔ１に到達すると、ブースト出力電位Ｖｂｏ５は徐々に増加し始める。時刻ｔ１でノードＮ２０Ｃの電位が（ｖｐｐ１＋ｖｃ５１）になると、トランジスタＱ５１のオン状態はさらに深くなり、ドレインＤからソースＳに向かって流れる電流によってキャパシタＣ５２は充電され、ブースト出力端ＢＯＯＴのブースト電位Ｖｂｏ５は時刻ｔ２に向かって徐々に増加する。

図８（ｄ）、時刻ｔ２でノードＮ１０Ｃの電位ｖ１０ｃが（ｖｐｐ１＋ｖｃ５１）からｖｐｐ１に遷移してもブースト出力端ＢＯＯＴのブースト出力電位Ｖｂｏ５はしばらくの時間である時刻ｔ３までの間、電位Ｖｂ５Ｎを維持したままとなる。これはノードＮ２０Ｃに蓄積された電荷の放電が完了するまでに所定の時間を要するからである。この所定の時間が短い時間であれば、ブースト出力電位Ｖｂｏ５はそのままの電位に維持されることになる。

図８（ｄ）、時刻ｔ３に到達すると、パルスＰ５がパルス入力端ＳＴＡＲＴからインバータＩＮＶ５１，ＩＮＶ５２を介してキャパシタＣ５２の電位を突き上げる。このため、ノードＮ２０Ｃの電位ｖｃ２０は電位Ｖｂ５Ｎから電位Ｖｂ５Ｈまで一気にブーストされる。ここでブーストされる電位（Ｖｂ５Ｈ−Ｖｂ５Ｎ）の大きさは、パルスＰ５のハイレベルＶＨとほぼ等しくなる。

図８（ｄ）、時刻ｔ４に到達すると、ブースト出力端ＢＯＯＴのブースト出力電位Ｖｂｏ５は電位Ｖｂ５Ｈから電位Ｖｂ５Ｍまで低下する。これは時刻ｔ４に到達すると、図８（ｅ）に示したワードラインＷＬに信号が印加されるからである。時刻ｔ４〜ｔ５の期間、負荷ＬＯＡＤがオンされると負荷ＬＯＡＤに内蔵される各セルがオンすることによって、有限の出力抵抗成分を有するブースト出力端ＢＯＯＴから供給されるブースト出力電位Ｖｂｏ５は低下する。

出力電位Ｖｂｏ５の低下レベルは、負荷ＬＯＡＤに結合されるたとえばメモリセルＣＥＬＬの段数によって少し差が出る。本発明の実施形態では、負荷ＬＯＡＤであるワードラインドライバが３２段と１２８段を比較してみたところ両者間に約０．１Ｖ未満の差が生じることが分かった。たとえばワードラインドライバが３２段のときのブースト出力電位Ｖｂｏ５が２．８０Ｖのときにワードラインドライバを１２８段と増加させると、ブースト出力電位Ｖｂｏ５は２．７２Ｖとなり、両者間で８０ｍＶの差が生じることが分かった。

図８（ｅ）は前に少し述べたが、負荷ＬＯＡＤから出力されるワードライン信号ＷＬを示す。ワードライン信号ＷＬの発生タイミングは、パルスＰ４，Ｐ５の発生タイミング及びノードＮ２０Ｃのブースト出力電位ｖ２０ｃのふるまいに鑑みて決定される。

（第６の実施形態）
図９は本発明にかかる第６の実施形態にかかるブートストラップ回路２００Ｂを示す。ブートストラップ回路２００Ｂはこれまで説明してきた第１〜第５の実施形態と同様に第１のブースト手段及び第２のブースト手段で構成される点では共通する。しかし、ブートストラップ回路２００Ｂはフリップフロップを採用していない点ではこれまでの第１〜第４の実施形態とは相違する。また、単一のブーストパルスや２つのパルスを用いるのではなく、３つのパルスを用いる点でも第１〜第５の実施形態とは相違する。ブートストラップ回路２００Ｂは、第５の実施形態で述べたブートストラップ２００Ａと極めて類似するが、両者の違いは２点である。第１の相違点は、ブートストラップ回路２００Ａでは、ブースト電位を生成するのに２つのパルスを採用した。しかし、ブートストラップ回路２００Ｂは３つのパルスを採用することである。第２の相違点は、ブートストラップ回路２００Ａは１つのトランジスタと２つの抵抗を採用した。しかし、ブートストラップ回路２００Ｂは２つのトランジスタと１つの抵抗を採用することである。

図９に示したブートストラップ回路２００Ｂは、第１電源端子としての電源端子ＶＰＰ１、第１ノードとしてのノードＮ１０Ｄ、第２ノードとしてのノードＮ２０Ｄ、パルス入力端ＣＡＰＡ、パルス入力端ＳＴＡＲＴ、及びパルス入力端ＰＣＨを備えている。第１のブースト手段は、トランジスタＱ６１及びキャパシタＣ６１を備える。トランジスタＱ６１のソースＳは電源端子ＶＰＰ１に、そのドレインＤはノードＮ１０Ｄにそれぞれ接続されている。キャパシタＣ６１の第１端はノードＮ１０Ｄに、その第２端はパルス入力端ＣＡＰＡにそれぞれ接続されている。パルス入力端ＣＡＰＡには外部からパルスＰ４が印加されている。パルスＰ４がハイレベルＶＨのときにキャパシタＣ６１の電位は突き上げられ、ノードＮ１０Ｄの電位ｖ１０ｄはｖ１０ｄ＝（ｖｐｐ１＋ｖｃ６１）に維持される。ここで、電位ｖｃ６１はキャパシタＣ６１がパルスＰ４によって突き上げられるいわゆるブースト電位であり、理想的にはブーストパルスＰ４のハイレベルＶＨに等しくなる。しかし、ノードＮ１０Ｄと接地電位ＧＮＤとの間には寄生キャパシタＣｓ１０ｄが存在するためにブーストされる電位はブーストパルスＰ４の最大値のたとえば０．８倍〜０．９倍となる。ブーストされる電位の低下量を抑えるにはキャパシタＣ６１の容量値を大きく選ぶと良い。

ブートストラップ回路２００Ｂを構成する第２のブースト手段は、抵抗Ｒ６２、キャパシタＣ６２、インバータＩＮＶ６１,ＩＮＶ６２を備える。抵抗Ｒ６２の第１端は電源端子ＶＰＰ１に、その第２端はノードＮ２０Ｄにそれぞれ接続されている。キャパシタＣ６２の第１端はノードＮ２０Ｄに、その第２端はインバータＩＮＶ６２の出力に接続され、インバータＩＮＶ６２の入力はインバータＩＮＶ６１の出力に、インバータＩＮＶ６１の入力はパルス入力端ＳＴＡＲＴにそれぞれ接続されている。パルス入力端ＳＴＡＲＴには外部からパルスＰ５が印加されている。

インバータＩＮＶ６１,ＩＮＶ６２はパルスＰ５を波形成形するために用意されている。インバータＩＮＶ６１,６２は好ましくはＣＭＯＳトランジスタで構成されている。

パルスＰ５がハイレベルのとき、キャパシタＣ６２の電位は突き上げられ、ノードＮ２０Ｄはブーストされる。すなわち、ノードＮ２０Ｄの電位は電源端子ＶＰＰ１に供給される電源電圧ｖｐｐ１以上に昇圧される。パルスＰ５がローレベルＶＬのときにはノードＮ２０Ｄの電位ｖ２０ｄは電源端子ＶＰＰ１から抵抗Ｒ６２を介して与えられる電圧すなわち電源電圧ｖｐｐ１とほぼ等しく維持される。

トランジスタＱ６２は第１のブースト手段と第２のブースト手段を結合させる結合手段の役割を有する。トランジスタＱ６２はＮＭＯＳトランジスタで構成されている。トランジスタＱ６２をオンさせるためにはゲートＧの電位をソースＳの電位よりも少なくとも閾値電圧Ｖｔ以上高めなければならない。トランジスタＱ６２のソースＳはブースト出力端ＢＯＯＴに結合され、さらにブースト出力端ＢＯＯＴからは電源端子ＶＰＰ１に供給される電源電圧ｖｐｐ１よりも高い電圧を出力するために、トランジスタＱ６２のゲートＧの電位を（ｖｐｐ１＋Ｖｔ）以上に設定しなければならないことになる。そのための回路手段が第１のブースト手段を構成するトランジスタＱ６１及びキャパシタＣ６１ということになる。したがって、トランジスタＱ６２をオンさせるには閾値電圧Ｖｔが小さなＮＭＯＳトランジスタを採用することが好ましい。しかし、閾値電圧Ｖｔの小さなＮＭＯＳトランジスタを用意することは困難性が伴うので、好ましくはデプレッション型ＮＭＯＳトランジスタを採用すればよい。

抵抗Ｒ６２は、電源端子ＶＰＰ１とノードＮ２０Ｄとの間に接続される。抵抗Ｒ６２はノードＮ２０Ｄの初期電位を電源端子ＶＰＰ１の電源電圧ｖｐｐ１に維持するために用意されている。抵抗Ｒ６２の抵抗値はノードＮ２０Ｄの初期電位を迅速に固定するには小さいほうが好ましい。しかしその大きさを小さく設定するとノードＮ２０Ｄに蓄積される電荷の放電時間が速くなり、ブーストされた電位が短い時間で低下するという不具合が生じる。そこで本発明の一実施形態では、キャパシタＣ６１＝２ｐＦ、キャパシタＣ６２＝８ｐＦ、電源電圧ｖｐｐ１＝ｖｐｐ２＝１．５Ｖとしたときに抵抗Ｒ６２＝２００ＫΩ程度に設定すると、所望のブースト効果が奏されることが分かった。

なお、ブートストラップ回路２００Ｂは、これまでのブートストラップ回路と同様にブースト出力端ＢＯＯＴを介してダイオードＤＲ、抵抗ＲＣ及び負荷ＬＯＡＤが結合されている。これらの回路部はこれまで説明してきたものと同じであるので説明は割愛する。

図１０は図９に示した第６の実施形態にかかるブートストラップ回路２００Ｂのおもなノードのタイミングチャートを示す。図１０に示したタイミンチャートは図８に示した第５の実施形態のものをそのまま利用することが可能である。図１０は、図８に示した各種の信号波形に加えてパルス入力端ＰＣＨに印加されるパルスＰ６が新たに加わったものである。

図１０（ａ）は、パルス入力端ＰＣＨすなわちトランジスタＱ６１のゲートＧに印加されるパルスＰ６を示す。パルスＰ６によってトランジスタＱ６１はオンオフされる。パルスＰ６は時刻ｔ０ではローレベルＶＬであるが、時刻ｔ１でハイレベルＶＨに遷移し、時刻ｔ７までハイレベルＶＨを持続する。ハイレベルＶＨの期間トランジスタＱ６１はオフであり、ローレベルＶＬの期間はオンとなる。パルスＰ６はワードラインＷＬに印加されるパルスが印加される時刻ｔ７までの期間ハイレベルＶＨを維持したままである。

図１０（ｂ）は、パルス入力端ＣＡＰＡに入力されるパルスＰ４を示す。初期状態すなわち時刻ｔ０ではパルスＰ４はローレベルＶＬであるが、パルスＰ６がローレベルＶＬからハイレベルＶＨに遷移する時刻ｔ１から少し遅れた時刻ｔ２では、ローレベルＶＬからハイレベルＶＨに遷移し、ハイレベルＶＨの状態は時刻ｔ３まで持続する。パルスＰ４は時刻ｔ３以降においてはローレベルＶＬを維持したままである

図１０（ｃ）は、パルス入力端ＳＴＡＲＴに印加されるパルスＰ５を示す。パルスＰ５は時刻ｔ１〜ｔ４まではローレベルＶＬを維持し、時刻ｔ４以降はハイレベルＶＨに維持されている。パルスＰ５とパルスＰ４が同時にハイレベルＶＨになることを避けるために、パルスＰ４がハイレベルＶＨからローレベルＶＬに遷移する時刻ｔ３ではパルスＰ５はローレベルＶＬに維持されており、パルスＰ５のハイレベルＶＨは時刻ｔ３の後の時刻ｔ４に設定されている。

図１０（ｄ）は、ノードＮ１０Ｄの電位ｖ１０ｄを示す。電位ｖ１０ｄの遷移は、パルスＰ４のふるまいに追随する。すなわち、時刻ｔ０での電位ｖ１０ｄは電源電圧ｖｐｐ１にほぼ等しいが、時刻ｔ０〜ｔ２の期間ではキャパシタＣ６１の電位はパルスＰ４によって突き上げられるので、電位ｖ１０ｄはｖ１０ｄ＝（ｖｐｐ１＋ｖｃ６１）となる。ここで、ｖｃ６１はキャパシタＣ６１が突き上げられるいわゆるブースト電位の大きさであり、ブースト電位の大きさｖｃ６１は理想的にはパルスＰ４のハイレベルＶＨに等しくなる。しかし、ノードＮ１０Ｄと接地電位ＧＮＤとの間には寄生キャパシタＣｓ１０ｄが存在しているために、ブースト電位の大きさｖｃ６１は、ｖｃ６１＜ＶＨとなる。時刻ｔ３以降の電位ｖ１０ｄは、電源端子ＶＰＰ１の電源電圧ｖｐｐ１とほぼ同じになる。

図１０（ｅ）は、ノードＮ２０Ｄの電位であり、ブースト出力端ＢＯＯＴのブースト出力電位Ｖｂｏ５でもある。ブースト出力電位Ｖｂｏ５は時刻ｔ０、ｔ１では電位Ｖｂｏ５Ｌであることを示す。電位Ｖｂｏ５はトランジスタＱ５１のドレインＤに印加される電圧すなわち電源電圧ＶＰＰ１に供給される電源電圧ｖｐｐ１と、ゲートＧに印加される電位すなわちノードＮ１０Ｄのブースト電位ｖ１０ｄ及びトランジスタＱ６２の閾値電圧Ｖｔによって決まる。電位Ｖｂ６Ｌは、本実施の形態ではたとえば、１．１Ｖ〜１．２Ｖである。

図１０（ｅ）、時刻ｔ２に到達すると、ブースト電位Ｖｂｏ６は徐々に増加し始める。時刻ｔ２でノードＮ１０Ｄの電位が（ｖｐｐ１＋ｖｃ６１）になると、トランジスタＱ６２のオン状態はさらに深くなり、ドレインＤからソースＳに向かって流れる電流によってキャパシタＣ６２は充電され、ブースト出力端ＢＯＯＴのブースト出力電位Ｖｂｏ５は時刻ｔ３に向かって徐々に増加する。

図１０（ｅ）、時刻ｔ３でノードＮ１０Ｄの電位ｖ１０ｄが（ｖｐｐ１＋ｖｃ６１）からｖｐｐ１に遷移してもブースト出力端ＢＯＯＴのブースト出力電位Ｖｂｏ６は短い時刻ｔ４までの間、電位Ｖｂ６Ｎを維持したままとなる。これはノードＮ２０Ｄに蓄積された電荷の放電が完了するまでに所定の時間を要するからである。この所定の短い時間であれば、ブースト出力電位Ｖｂｏ６はそのままの電位に維持されることになる。

図１０（ｅ）、時刻ｔ４に到達すると、パルスＰ５はパルス入力端ＳＴＡＲＴからインバータＩＮＶ６１，ＩＮＶ６２を介してキャパシタＣ６２の電位を突き上げる。このとき、ノードＮ２０Ｄの電位ｖ２０ｄは電位Ｖｂ６Ｎから電位Ｖｂ６Ｈまで一気にブーストされる。ここでブーストされる電位（Ｖｂ６Ｈ−Ｖｂ６Ｎ）の大きさは、パルスＰ５のハイレベルＶＨとほぼ等しくなる。

図１０（ｅ）、時刻ｔ５に到達すると、ブースト出力端ＢＯＯＴのブースト出力電位Ｖｂｏ６は少し低下する。これは時刻ｔ５に到達すると、図１０（ｆ）に示すワードラインＷＬに信号が印加されるからである。時刻ｔ５〜ｔ６の期間、負荷ＬＯＡＤがオンされると負荷ＬＯＡＤに内蔵される各セルがオンすることによって、無視できない有限の出力抵抗成分を有するブースト出力端ＢＯＯＴから供給されるブースト出力電位Ｖｂ６Ｈ電位Ｖｂ６Ｍまで低下する。

出力電位Ｖｂｏ６の低下量は、負荷ＬＯＡＤ接続されるたとえばメモリセルＣＥＬＬの段数によって少し差が出る。本発明の実施形態では、メモリセルＣＥＬＬが３２段と１２８段を比較してみたところ両者間に約０．１Ｖ未満の差が生じることが分かった。たとえばメモリセルＣＥＬＬが３２段のときのブースト出力電位Ｖｂｏ６が２．８０Ｖのときに
メモリセルＣＥＬＬを１２８段と増加させると、ブースト出力電位Ｖｂｏ６は２．７２Ｖとなり、両者間で８０ｍＶの差が生じていた。

図１０（ｆ）は前に少し述べたが、負荷ＬＯＡＤから出力されるワードライン信号ＷＬを示す。ワードライン信号ＷＬの発生タイミングは、パルスＰ４，Ｐ５の発生タイミング及びノードＮ２０Ｄのブースト出力電位ｖ２０ｄのふるまいに鑑みて決定される。

本発明のブートストラップ回路は比較的簡便な回路で構成でき、かつ、ブースト電圧の調整を精度よく行えるので、その産業上の利用可能性は極めて高い。

１００、１００Ａ、１００Ｂ、１００Ｃ、２００Ａ、２００Ｂ ブートストラップ回路
ＢＯＯＴ ブースト出力端
Ｑ１０、Ｑ１０Ａ、Ｑ１０Ｂ，Ｑ１１Ｂ、Ｑ２０、Ｑ２０Ａ、Ｑ２１Ｂ、Ｑ３０、Ｑ４０、Ｑ５１、Ｑ６１、Ｑ６２ トランジスタ
ＩＮＶ１〜ＩＮＶ５、ＩＮＶ５１〜ＩＮＶ５２、ＩＮＮＶ６１〜ＩＮＶ６２ インバータ
Ｃ１０、Ｃ１０Ａ、Ｃ１０Ｂ、Ｃ２０、Ｃ２０Ａ、Ｃ２０Ｂ、Ｃ５１、Ｃ５２、Ｃ６１、Ｃ６２ キャパシタ
Ｒ１０、Ｒ１１、Ｒ１２、Ｒ２０、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、Ｒ５１、Ｒ５２，Ｒ６２、ＲＣ 抵抗
ＤＲ、ＤＳ ダイオード
Ｎ１０、Ｎ１０Ａ、Ｎ１０Ｂ、Ｎ１０Ｃ、Ｎ１０Ｄ、Ｎ２０、Ｎ２０Ａ、Ｎ２０Ｂ、Ｎ２０Ｃ、Ｎ２０Ｄ ノード
ＣＡＰＡ、ＰＣＨ、ＳＴＡＲＴ パルス入力端
Ｐ１〜Ｐ５ パルス
ＶＰＰ１、ＶＰＰ２ 電源端子
ＬＯＡＤ 負荷（ワードラインドライバ）
ＷＬ ワードライン

Claims (20)

1. 第１主電極、第２主電極、及び制御電極が第１電源端子、第１ノード、及び第２ノードにそれぞれ接続された第１導電型の第１トランジスタと、
   第１主電極、第２主電極、及び制御電極が上記第１電源端子、前記第２ノード、及び前記第１ノードにそれぞれ接続された第１導電型の第２トランジスタと、
   前記第１ノードにその第１端が接続され、その第２端に第１のブーストパルスが印加される第１キャパシタと、
   前記第２ノードにその第１端が接続され、その第２端に前記第１のブーストパルスとは極性が反転された第２のブーストパルスが印加される第２キャパシタと、
   前記第２ノードに結合され前記第１電源端子に供給された電源電圧よりも高いブースト電圧を出力するブースト出力端とを備えたことを特徴とするブートストラップ回路。
2. ダイオードのアノードが前記第１ノードに、前記ダイオードのカソードが前記第２ノードに接続され、前記第２ノードが前記ブースト出力端に接続されていることを特徴とする請求項１に記載のブートストラップ回路。
3. 第１主電極、第２主電極、及び制御電極が前記ブースト出力端、前記第１ノード、及び前記第２ノードにそれぞれ接続された第２導電型の第３トランジスタと、
   第１主電極、第２主電極、及び制御電極が前記ブースト出力端、前記第２ノード、及び前記第１ノードにそれぞれ接続された第２導電型の第４トランジスタを備えたことを特徴とする請求項１に記載のブートストラップ回路。
4. 前記第１ノードと前記第１電源端子との間に第１抵抗が、前記第２ノードと前記第１電源端子との間に第２抵抗がそれぞれ接続されていることを特徴とする請求項１〜３のいずれか１項に記載のブートストラップ回路。
5. 前記第１抵抗及び前記第２抵抗の少なくとも一方は、所定の抵抗値をもった単位抵抗素子が複数個組み合わせて構成されることを特徴とする請求項４に記載のブートストラップ回路。
6. 前記第１抵抗及び前記第２抵抗の少なくとも一方の抵抗値が調整できることを特徴とする請求項５に記載のブートストラップ回路。
7. 前記第２抵抗素子の前記抵抗値の調整範囲は、前記第１抵抗素子のその調整範囲よりも広いことを特徴とする請求項６に記載のブートストラップ回路。
8. 前記第１抵抗素子及び前記第２抵抗素子は半導体集積回路装置に作り込まれており、前記第１抵抗素子及び前記第２抵抗素子の少なくともいずれか一方の抵抗値の調整は前記半導体集積回路装置の配線工程及び集束イオンビームの少なくともいずれか一方で行われることを特徴とする請求項５〜７のいずれか１項に記載のブートストラップ回路。
9. 前記第１キャパシタ及び前記第２キャパシタの少なくとも一方は、所定の容量値をもった単位キャパシタが複数個組み合わせ成ることを特徴とする請求項１〜８のいずれか１項に記載のブートストラップ回路。
10. 前記第１キャパシタ及び前記第２キャパシタの少なくとも一方の容量値が調整できることを特徴とする請求項９に記載のブートストラップ回路。
11. 前記第２キャパシタの容量値の調整範囲は、前記第１キャパシタのその調整範囲よりも広いことを特徴とする請求項１０に記載のブートストラップ回路。
12. 前記第１キャパシタ及び前記第２キャパシタは半導体集積回路装置に作り込まれており、前記第１キャパシタ及び前記第２キャパシタの少なくともいずれか一方の容量値の調整は前記半導体集積回路装置の配線工程及び集束イオンビームの少なくともいずれか一方で行われることを特徴とする請求項９〜１１のいずれか１項に記載のブートストラップ回路。
13. 前記ブースト出力端には、ワードラインドライバが結合されていることを特徴とする請求項１〜１２のいずれか１項に記載のブートストラップ回路。
14. 前記ブースト出力端と第２電源端子との間に、前記ブート出力端側にアノードが前記第２電源端子側にカソードが接続されたダイオードが接続されていることを特徴とする請求項１３に記載のブートストラップ回路。
15. 前記第２電源端子には前記第１電源端子に印加される電源電圧と等しい電圧及びそれよりも高い電圧の２種類の電圧が印加されうることを特徴とする請求項１４に記載のブートストラップ回路。
16. 制御電極、第１主電極、及び第２主電極が、それぞれ第１ノード、第２ノード、及び第１電源端子に接続される第１導電型のトランジスタと、前記第１ノードと前記第１電源端子との間に接続される第１抵抗と、前記第２ノードと前記第１電源端子との間に接続される第２抵抗と、前記第１ノードにその第１端が接続され、その第２端が第１ブーストパルス入力端に接続される第１ブーストキャパシタと、前記第２ノードにその第１端が接続され、その第２端が第２ブーストパルス入力端に接続される第２ブーストキャパシタと、前記第２ノードに結合されるブースト出力端と、を備えたことを特徴とするブートストラップ回路。
17. 制御電極、第１主電極、及び第２主電極が、それぞれ第１ノード、第２ノード、及び第１電源端子に接続される第１導電型のトランジスタと、前記第１ノードと前記第１電源端子との間にその第１主電極及び第２主電極が接続され、制御電極に駆動パルスが印加される第２導電型のトランジスタと、前記第２ノードと前記第１電源端子との間に接続される第抵抗と、前記第１ノードにその第１端が接続され、その第２端が第１ブーストパルス入力端に接続される第１ブーストキャパシタと、前記第２ノードにその第１端が接続され、その第２端が第２ブーストパルス入力端に接続される第２ブーストキャパシタと、前記第２ノードに結合されるブースト出力端と、を備えたことを特徴とするブートストラップ回路。
18. 第２導電型のトランジスタはＰＭＯＳトランジスタであることを特徴とする請求項１８に記載のブートストラップ回路。
19. 前記第１導電型のトランジスタはデプレッション型のＮＭＯＳトランジスタであることを特徴とする請求項１６または１７に記載のブートストラップ回路。
20. 前記ブートストラップ回路はさらに第２電源端子を備え、前記第２電源端子から前記ブースト出力端に向かってダイオードが順方向に接続され、さらに前記ブースト出力端に負荷が結合されていることを特徴とする請求項１９に記載のブートストラップ回路。

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