WO2023090029A1 - 電源制御装置、スイッチング電源 - Google Patents

電源制御装置、スイッチング電源 Download PDF

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power supply
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和宏 村上
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ローム株式会社
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    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
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    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the invention disclosed in this specification relates to a power supply control device and a switching power supply.
  • Patent Document 1 can be cited as an example of conventional technology related to the above.
  • the invention disclosed in the present specification provides a power supply control device and a switching power supply that can reduce dark current in the light load mode in view of the above problems found by the inventors of the present application. intended to
  • the power supply control device disclosed in this specification is a power supply control device configured to control a switching power supply that generates an output voltage from an input voltage, the application terminal of the input voltage and the switch voltage and an upper gate driver configured to turn on and off an N-channel upper transistor connected between the application end of the and generating a bootstrap voltage higher than the switch voltage by the charging voltage of the boot capacitor.
  • a bootstrap circuit configured to supply the upper gate driver; and a controller configured to switch the switching power supply between a heavy load mode and a light load mode
  • the bootstrap circuit comprising: A capacitance value of the boot capacitor can be switched according to on/off of the upper transistor, and the controller performs capacitance value switching control of the boot capacitor in the heavy load mode, and controls the boot capacitor in the light load mode.
  • the bootstrap circuit is controlled so as to stop the capacitance value switching control of .
  • FIG. 1 is a diagram showing the overall configuration of a switching power supply.
  • FIG. 2 is a diagram showing a first embodiment of the power control device.
  • FIG. 3 is a diagram showing a second embodiment of the power control device.
  • FIG. 4 is a diagram showing an example of switching drive in the second embodiment.
  • FIG. 1 is a diagram showing the overall configuration of a switching power supply.
  • the switching power supply 1 of this configuration example is a non-isolated step-down DC/DC converter (so-called BUCK converter) that steps down an input voltage Vin to generate an output voltage Vout. It comprises various discrete components (here inductor L1 and capacitor C1).
  • the power supply control device 10 is a semiconductor device that controls the switching power supply 1 .
  • the power supply control device 10 has a plurality of external terminals (external terminals T1 to T4 in this figure) as means for establishing electrical connection with the outside of the device.
  • the external terminal T1 (PVIN pin) is connected to the application end of the input voltage Vin.
  • the external terminal T2 (SW pin) is connected to the first end of the inductor L1.
  • the external terminal T3 (FB pin) is connected to the application end of the output voltage Vout together with the second end of the inductor L1 and the first end of the capacitor C1.
  • a voltage dividing circuit that generates a feedback voltage Vfb corresponding to the output voltage Vout may be provided between the terminal to which the output voltage Vout is applied and the external terminal T3.
  • the power supply control device 10 switches and drives a built-in switch output stage (not shown) so that the output voltage Vout (or the feedback voltage Vfb) fed back to the external terminal T3 matches a desired target value. As a result, a square-wave switch voltage Vsw is generated at the external terminal T2.
  • the inductor L1 and the capacitor C1 function as a rectifying/smoothing circuit for rectifying and smoothing the switch voltage Vsw to generate the output voltage Vout.
  • FIG. 2 is a diagram showing a first embodiment of the power control device 10. As shown in FIG. A power supply control device 10 of this embodiment is formed by integrating a switch output stage 11, a drive circuit 12, a bootstrap circuit 13, a controller 14, and a zero cross detection circuit 15. FIG.
  • the power control device 10 may be provided with functional blocks other than those described above.
  • the power supply control device 10 includes an internal reference voltage generation circuit, a communication I/O [input/output] circuit, a clock generation circuit, a self-diagnostic circuit, and various abnormal protection circuits (UVLO [under voltage locked out], OCP [over current protection], OVD [over voltage detection], UVD [under voltage detection], SCP [short circuit protection], and TSD [thermal shutdown]) may be integrated.
  • various abnormal protection circuits UVLO [under voltage locked out], OCP [over current protection], OVD [over voltage detection], UVD [under voltage detection], SCP [short circuit protection], and TSD [thermal shutdown]
  • the switch output stage 11 includes a transistor N1 (eg, an N-channel MOSFET [metal oxide semiconductor field effect transistor]) and transistors N2(a) to N2(d) (eg, all N-channel MOSFETs).
  • N1 eg, an N-channel MOSFET [metal oxide semiconductor field effect transistor]
  • transistors N2(a) to N2(d) eg, all N-channel MOSFETs.
  • the drain of the transistor N1 is connected to the application terminal (PVIN pin) of the input voltage Vin.
  • the source of the transistor N1 is connected to the switch voltage Vsw application terminal (SW pin).
  • the gate of the transistor N1 is connected to the application terminal of the upper gate drive signal HG.
  • the transistor N1 is turned on when the upper gate drive signal HG is at high level ( ⁇ Vbst), and turned off when the upper gate drive signal HG is at low level ( ⁇ Vsw).
  • the drains of the transistors N2(a) to N2(d) are all connected to the switch voltage Vsw application terminal (SW pin).
  • the sources of the transistors N2(a) to N2(d) are all connected to the power system ground terminal (PGND pin).
  • Gates of the transistors N2(a) to N2(d) are connected to application terminals of the lower gate drive signals LG(a) to LG(d), respectively.
  • the transistor N2(a) is turned on when the lower gate drive signal LG(a) is at high level ( ⁇ Vin), and is turned on when the lower gate drive signal LG(a) is at low level ( ⁇ PGND). is turned off.
  • transistors N2(b) to N2(d) which are turned on when the lower gate drive signals LG(b) to LG(d) are at high level ( ⁇ Vin).
  • side gate drive signals LG(b) to LG(d) are at low level ( ⁇ PGND), they are turned off.
  • transistors N2(a)-N2(d) and lower gate drive signals LG(a)-LG(d) may be collectively referred to as transistor N2 and lower gate drive signal LG, respectively. .
  • the transistors N1 and N2 are complementarily turned on/off according to the upper gate drive signal HG and the lower gate drive signal LG. As a result, a square-wave switch voltage Vsw pulse-driven between the input voltage Vin and the ground voltage PGND is generated.
  • the rectification method of the switching power supply 1 is not necessarily limited to the synchronous rectification method, and a diode rectification method may be adopted. In that case, a rectifier diode may be used instead of the transistor N2.
  • the drive circuit 12 is a circuit block that drives the switch output stage 11 according to the pulse control signal PWM input from the controller 14, and includes an upper gate driver 121 and a lower gate driver 122.
  • the upper gate driver 121 is a circuit block that charges and discharges the gate capacitance (for example, about 100 pF) of the transistor N1 by receiving the input of the pulse control signal PWM and outputting the upper gate drive signal HG.
  • a buffer X1 an inverter INV0, a transistor P1 (eg, a P-channel MOSFET), and a transistor N5 (eg, an N-channel MOSFET).
  • the delay circuit DLY0 gives a predetermined delay to the pulse control signal PWM (for example, rising timing from low level to high level) so as to provide a simultaneous OFF period for the transistors N1 and N2 to generate the upper pulse control signal HGCTL.
  • the buffer X1 operates by being supplied with the bootstrap voltage Vbst and the switch voltage Vsw, and generates the upper gate control signal SX1 according to the upper pulse control signal HGCTL input from the delay circuit DLY0.
  • the upper gate control signal SX1 becomes high level ( ⁇ Vbst) when the upper pulse control signal HGCTL is high level ( ⁇ Vreg), and becomes low level ( ⁇ AGND) when the upper pulse control signal HGCTL is low level ( ⁇ AGND). ⁇ Vsw).
  • the inverter INV0 inverts the logic level of the upper gate control signal SX1 to generate an inverted upper gate control signal S11. Therefore, the inverted upper gate control signal S11 becomes low level when the upper gate control signal SX1 is at high level, and becomes high level when the upper gate control signal SX1 is at low level.
  • Each of the lower gate control signals SX2(a) to SX2(d) becomes high level ( ⁇ Vin) when the lower pulse control signal LGCTL is at high level ( ⁇ Vreg), and the lower pulse control signal LGCTL is at high level ( ⁇ Vreg). When it is low level ( ⁇ AGND), it becomes low level ( ⁇ PGND).
  • the inverters INV1(a) to INV1(d) invert the logic levels of the lower gate control signals SX2(a) to SX2(d) to generate the lower gate drive signals LG(a) to LG(d), respectively. to generate The lower gate drive signals LG(a) to LG(d) are set to low level ( ⁇ PGND) when the lower gate control signals SX2(a) to SX2(d) are high level ( ⁇ Vin). ), and becomes high level ( ⁇ Vin) when the lower gate control signals SX2(a) to SX2(d) are low level ( ⁇ PGND).
  • the drain of the transistor P2 is connected to the application terminal (PVIN pin) of the input voltage Vin.
  • the drain of the transistor P2 may be connected to the application end of the internal power supply voltage Vref (eg, 5V).
  • a bootstrap control signal S4 is input from the controller 14 to the gate of the transistor P2.
  • a body diode BD3 is attached to the transistor P2. Specifically, the drain of the transistor P2 corresponds to the anode of the body diode BD3, and the source of the transistor P2 corresponds to the cathode of the body diode BD3.
  • the gate and source of the transistor P2 should be shorted.
  • Vcap ⁇ Vin-Vds (where Vds is the voltage between the drain and source of the transistor P2).
  • Vf is the forward drop voltage of the body diode BD3
  • the capacitor circuit CAP is built into the power supply control device 10, it becomes possible to reduce external discrete components. However, it is difficult to secure a sufficient capacitance value for the IC-embedded capacitor circuit CAP.
  • the charge accumulated in the capacitor circuit CAP is transferred to the transistor N1 as the transistor N1 turns on. It may be absorbed by the accompanying charging of the gate capacitance, and the bootstrap voltage Vbst may be lowered to interfere with the gate drive (especially full-on) of the transistor N1.
  • the capacitor circuit CAP receives the input of the upper gate control signal SX1, and is capable of variably controlling the capacitance value in synchronization with the charging and discharging of the gate capacitance of the transistor N1. It includes capacitors C11 and C12, transistors N6 and N7, transistor P3, buffer BUF1, and inverter INV2.
  • the second end of capacitor C11 is connected to the drains of transistors N6 and N7, respectively.
  • Gates of the transistors N7 and P3 are both connected to the application terminal of the doubler control signal DBLR.
  • the source of transistor N7 and the drain of transistor P3 are both connected to the first end of capacitor C12.
  • the buffer BUF1 receives the input of the upper gate control signal SX1 and outputs it as the doubler control signal DBLR without changing its logic level. Therefore, the doubler control signal DBLR is high level ( ⁇ Vbst) when the upper gate control signal SX1 is high level ( ⁇ Vbst), and is low level when the upper gate control signal SX1 is low level ( ⁇ Vsw). ( ⁇ Vsw).
  • the inverter INV2 inverts the logic level of the doubler control signal DBLR to generate an inverted doubler control signal XDBLR.
  • the inverted doubler control signal XDBLR is low level ( ⁇ Vsw) when the doubler control signal DBLR is high level ( ⁇ Vbst), and is high level ( ⁇ Vsw) when the doubler control signal DBLR is low level ( ⁇ Vsw). ⁇ Vbst).
  • the transistor N6 is turned on when the inverted doubler control signal XDBLR is at high level ( ⁇ Vbst), and turned off when the inverted doubler control signal XDBLR is at low level ( ⁇ Vsw). In other words, the transistor N6 is turned off when the doubler control signal DBLR is at high level ( ⁇ Vbst), and turned on when the doubler control signal DBLR is at low level ( ⁇ Vsw).
  • the transistor N7 is turned on when the doubler control signal DBLR is at high level ( ⁇ Vbst), and turned off when the doubler control signal DBLR is at low level ( ⁇ Vsw).
  • the transistor P3 is turned off when the doubler control signal DBLR is at high level ( ⁇ Vbst), and turned on when the doubler control signal DBLR is at low level ( ⁇ Vsw).
  • the on/off switching timings of the transistors N6, N7, and P3 are controlled according to the doubler control signal DBLR.
  • the capacitors C11 and C12 respectively retain the charge stored in the first operating state. Therefore, if the voltage across each of the capacitors C11 and C12 immediately before the transition to the second operating state is VC, the bootstrap voltage Vbst changes from (VC+Vsw) to (2VC+Vsw). That is, double boosting of the voltage VC between both ends is realized.
  • the configuration of the capacitor circuit CAP is not necessarily limited to the above, and any configuration that can achieve m-fold boosting of the voltage VC across both ends (where m>1) is acceptable.
  • the controller 14 operates by being supplied with an internal power supply voltage Vreg (eg, 5V) and generates a pulse control signal PWM so that a desired output voltage Vout is generated from the input voltage Vin.
  • Vreg internal power supply voltage
  • PWM pulse control signal
  • the controller 14 also has a function of switching the switching power supply 1 between a heavy load mode (HLM [heavy load mode]) and a light load mode (LLM [light load mode]).
  • HLM heavy load mode
  • LLM light load mode
  • the switching drive of the switch output stage 11 is temporarily stopped in a light load state in which the output current Iout flowing through the load is zero or very small, thereby reducing power consumption more than the heavy load mode (normal mode). It is a kind of power saving mode that reduces power consumption.
  • the controller 14 may switch the switching power supply 1 from the heavy load mode (normal mode) to the light load mode according to the zero-crossing detection signal ZERO.
  • both the transistors N1 and N2 In order to temporarily stop the switching drive of the switch output stage 11, both the transistors N1 and N2 must be turned off, and the switch voltage Vsw application terminal (SW pin) must be in a high impedance state. Therefore, in the light load mode, the power supply control device 10 sets the lower gate drive signals LG(a) to LG(d) to low level regardless of the output states of the inverters INV1(a) to INV1(d). ( ⁇ PGND) requires a means (not explicitly shown in this figure for convenience of illustration).
  • the zero-cross detection circuit 15 monitors the switch voltage Vsw and generates a pulse of the zero-cross detection signal ZERO.
  • the zero-cross detection circuit 15 has a switch voltage Vsw input to the non-inverting input terminal (+) (more precisely, when the transistor N1 is turned off and the transistor N2 is turned on).
  • a comparator that compares the obtained switch voltage Vsw (low level) with a threshold voltage (eg, ground voltage PGND) input to the inverting input terminal (-) to generate the zero-cross detection signal ZERO can be used.
  • the zero-cross detection signal ZERO becomes low level when the low level of the switch voltage Vsw is lower than the ground voltage PGND, and becomes high level when the low level of the switch voltage Vsw is higher than the ground voltage PGND.
  • the zero-cross detection signal ZERO becomes low level when the output current Iout flows from the power system ground terminal PGND toward the switch voltage Vsw application terminal (SW pin). ) toward the power system ground terminal PGND, the output current Iout is at a high level.
  • the controller 14 detects that the zero-cross detection signal ZERO has risen to a high level while the transistor N2 is on, and forcibly turns off the transistor N2. As a result, both the transistors N1 and N2 are turned off, that is, the switching drive of the switch output stage 11 is temporarily stopped, so that the power consumption of the switching power supply 1 can be reduced.
  • the controller 14 detects that the output voltage Vout (or the feedback voltage corresponding thereto) has decreased to a predetermined bottom value while the switching drive of the switch output stage 11 is temporarily stopped, the transistor N2 is released, and only one pulse of the pulse control signal PWM is generated.
  • the transistors N1 and N2 are complementarily turned on/off only once, so that the output voltage Vout is pulled up and maintained at the target value.
  • the switching drive of the switch output stage 11 is suspended again.
  • the switching drive temporary stop control by zero cross detection (reverse current detection) of the output current Iout and the switching drive return control by bottom detection of the output voltage Vout are repeated.
  • Such a state corresponds to a state in which the light load mode is returned to the heavy load mode (normal mode).
  • FIG. 3 is a diagram showing a second embodiment of the power control device 10. As shown in FIG.
  • the power supply control device 10 of the present embodiment is based on the above-described first embodiment (FIG. 2), and includes an upper overcurrent detection circuit 16H, a lower overcurrent detection circuit 16L, an upper mask circuit 17H, and a lower overcurrent detection circuit 16H. A side mask circuit 17L is added.
  • the upper mask circuit 17H is provided between the upper overcurrent detection circuit 16H and the controller 14.
  • the lower mask circuit 17L is provided between the lower overcurrent detection circuit 16L and the controller 14.
  • the lower mask circuit 17L determines whether or not to mask the lower overcurrent detection signal S16L according to the state signal STATE output from the controller .
  • the state signal STATE output from the controller 14 is also input to the bootstrap circuit 13 and the lower gate driver 122 in addition to the upper mask circuit 17H and the lower mask circuit 17L.
  • Each of the circuit blocks receiving the input of the state signal STATE performs a dark current reduction operation in the light load mode according to the state signal STATE (details will be described later).
  • FIG. 4 is a diagram showing an example of switching drive by the power supply control device 10 of the second embodiment. LG(a) and LG(b) to LG(d), switch voltage Vsw, zero-cross detection signal ZERO, and state signal STATE (LLM or HLM) are depicted.
  • the controller 14 activates the upper gate driver 121 and the lower gate driver 122 to complementarily turn on/off the transistors N1 and N2 at a predetermined switching period Tsw. They are controlled respectively (see after time t16).
  • the upper gate driver 121 and the lower gate driver 122 are controlled so as to repeat switching drive recovery control (see times t11, t13, and t15) by detecting the bottom of Vout.
  • the pulse interval TLLM of the pulse control signal PWM (not shown in this figure) in the light load mode becomes longer than the switching period Tsw in the heavy load mode. Therefore, since the switching loss in the switch output stage 11 can be reduced, the power consumption of the switching power supply 1 can be reduced.
  • the controller 14 does not generate a pulse of the zero-crossing detection signal ZERO, and the predetermined switching period Tsw. has passed, the switching power supply 1 is switched from the light load mode to the heavy load mode. That is, by the second continuous pulse drive, the switching power supply 1 returns from the light load mode to the heavy load mode.
  • the bootstrap circuit 13 switches the capacitance value of the capacitor circuit CAP from the combined capacitance value Ccap1 to a smaller combined capacitance value Ccap2 when the transistor N1 is turned on.
  • the capacitance value of the capacitor circuit CAP is switched from the combined capacitance value Ccap2 to the combined capacitance value Ccap1.
  • the controller 14 controls the lower gate drive signals LG(a) to LG(a) to Both LG(d) are synchronously pulse-driven (see times t16 to t18).
  • the controller 14 pulse-drives only the lower gate drive signal LG(a) when turning on/off the transistors N2(a) to N2(d).
  • Gate drive signals LG(b) to LG(d) are all fixed at low level (see times t11 to t16).
  • the transistor N2 is divided into a plurality of parts, and only a part of the transistor N2 is turned on/off in the light load mode.
  • the lower current IL which in turn makes it possible to reduce the dark current in the light load mode.
  • Timing control for switching the number of divisions driving the transistor N2 is easier than that for switching the number of divisions driving the transistor N1.
  • the upper mask circuit 17H and the lower mask circuit 17L are controlled so as to mask both the lower overcurrent detection signal S16L.
  • the transistors N1 and N2 Each on-resistance RonH and RonL changes.
  • the upper overcurrent detection threshold value VocpH and the lower overcurrent detection threshold value VocpL are appropriately set according to the operation mode (heavy load mode or light load mode) of the switching power supply 1. It is also conceivable to switch to a value. However, such threshold switching control is not necessarily easy.
  • both the upper overcurrent detection signal S16H and the lower overcurrent detection signal S16L in the light load mode are masked, and the overcurrent detection operation is performed only in the heavy load mode. Therefore, it is sufficient to set the upper overcurrent detection threshold VocpH and the lower overcurrent detection threshold VocpL to fixed values assuming the on-resistances RonH and RonL of the transistors N1 and N2 in the heavy load mode, respectively. As a result, it becomes possible to perform the overcurrent detection operation in the heavy load mode with high accuracy.
  • the power supply control device disclosed in this specification is a power supply control device configured to control a switching power supply that generates an output voltage from an input voltage, the application terminal of the input voltage and the switch voltage and an upper gate driver configured to turn on and off an N-channel upper transistor connected between the application end of the and generating a bootstrap voltage higher than the switch voltage by the charging voltage of the boot capacitor.
  • a bootstrap circuit configured to supply the upper gate driver; and a controller configured to switch the switching power supply between a heavy load mode and a light load mode
  • the bootstrap circuit comprising: A capacitance value of the boot capacitor can be switched according to on/off of the upper transistor, and the controller performs capacitance value switching control of the boot capacitor in the heavy load mode, and controls the boot capacitor in the light load mode.
  • the configuration (first configuration) controls the bootstrap circuit so as to stop the capacitance value switching control.
  • the power supply control device has a lower gate driver configured to turn on/off a plurality of lower transistors connected in parallel between the switch voltage application terminal and the reference potential terminal. and wherein the controller controls the lower gate driver so that the number of driving the plurality of lower transistors is reduced in the light load mode as compared to the heavy load mode (second configuration). good.
  • the power supply control device includes: a lower overcurrent detection circuit configured to monitor a lower current flowing through the lower transistor and generate a lower overcurrent detection signal; a lower mask circuit configured to mask a side overcurrent detection signal, wherein the controller does not mask the lower overcurrent detection signal in the heavy load mode and the overcurrent detection signal in the light load mode;
  • a configuration (third configuration) may be employed in which the lower mask circuit is controlled so as to mask the lower overcurrent detection signal.
  • the power supply control device includes: an upper overcurrent detection circuit configured to monitor an upper current flowing through the upper transistor and generate an upper overcurrent detection signal; an upper mask circuit configured to mask a current detection signal, the controller not masking the upper overcurrent detection signal in the heavy load mode and the upper overcurrent detection in the light load mode.
  • a configuration (fourth configuration) may be employed in which the upper mask circuit is controlled so as to mask the signal.
  • the bootstrap circuit sets the capacitance value of the boot capacitor to the first capacitance value when the upper transistor is turned on. to a second capacitance value smaller than this, and the capacitance value of the boot capacitor is switched from the second capacitance value to the first capacitance value when the upper transistor is turned off (fifth configuration). good.
  • the bootstrap circuit fixes the capacitance value of the boot capacitor to the first capacitance value without depending on whether the upper transistor is turned on or off. It is good also as a structure (sixth structure) which carries out.
  • the controller turns on the upper transistor at a predetermined switching cycle in the heavy load mode, and controls the output voltage or the output voltage in the light load mode.
  • a configuration (seventh configuration) may be employed in which the upper gate driver is controlled so as to detect a corresponding drop in the feedback voltage and turn on the upper transistor.
  • the power supply control device further includes a zero-cross detection circuit configured to monitor the switch voltage and generate a pulse of a zero-cross detection signal, wherein the controller comprises the A configuration (eighth configuration) may be employed in which the switching power supply is switched from the heavy load mode to the light load mode in response to a zero cross detection signal.
  • the controller turns off the switching power supply when a predetermined switching period elapses without generating the pulse of the zero-cross detection signal after turning off the upper transistor.
  • a configuration may be employed in which the light load mode is switched to the heavy load mode.
  • the switching power supply disclosed in this specification has a configuration (tenth configuration) including a power supply control device having any one of the first to ninth configurations.

Abstract

電源制御装置１０は、入力電圧Ｖｉｎの印加端とスイッチ電圧Ｖｓｗの印加端との間に接続されるＮチャネル型の上側トランジスタＮ１をオン／オフする上側ゲートドライバ１２１と、スイッチ電圧Ｖｓｗよりもブートキャパシタの充電電圧だけ高いブートストラップ電圧Ｖｂｓｔを生成して上側ゲートドライバ１２１に供給するブートストラップ回路１３と、スイッチング電源を重負荷モード及び軽負荷モードのいずれかに切り替えるコントローラ１４を備える。ブートストラップ回路１３は、上側トランジスタＮ１のオン／オフに応じてブートキャパシタの容量値を切替可能である。コントローラ１４は、重負荷モードではブートキャパシタの容量値切替制御を行い、軽負荷モードではブートキャパシタの容量値切替制御を停止するように、ブートストラップ回路１３を制御する。

Description

電源制御装置、スイッチング電源
　本明細書中に開示されている発明は、電源制御装置及びスイッチング電源に関する。
　近年、様々なアプリケーションの電源手段として、スイッチング電源が広く一般に用いられている。
　なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
特開２０１８－５７１００号公報
　しかしながら、スイッチング電源を制御する従来の電源制御装置では、軽負荷モードにおける暗電流の削減について改善の余地があった。
　本明細書中に開示されている発明は、本願の発明者によって見出された上記の課題に鑑み、軽負荷モード時の暗電流を削減することのできる電源制御装置、及び、スイッチング電源を提供することを目的とする。
　例えば、本明細書中に開示されている電源制御装置は、入力電圧から出力電圧を生成するスイッチング電源を制御するように構成された電源制御装置であって、前記入力電圧の印加端とスイッチ電圧の印加端との間に接続されるＮチャネル型の上側トランジスタをオン／オフするように構成された上側ゲートドライバと、前記スイッチ電圧よりもブートキャパシタの充電電圧だけ高いブートストラップ電圧を生成して前記上側ゲートドライバに供給するように構成されたブートストラップ回路と、前記スイッチング電源を重負荷モード及び軽負荷モードのいずれかに切り替えるように構成されたコントローラと、を備え、前記ブートストラップ回路は、前記上側トランジスタのオン／オフに応じて前記ブートキャパシタの容量値を切替可能であり、前記コントローラは、前記重負荷モードでは前記ブートキャパシタの容量値切替制御を行い、前記軽負荷モードでは前記ブートキャパシタの容量値切替制御を停止するように、前記ブートストラップ回路を制御する。
　なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。
　本明細書中に開示されている発明によれば、軽負荷モード時の暗電流を削減することのできる電源制御装置、及び、スイッチング電源を提供することが可能となる。
図１は、スイッチング電源の全体構成を示す図である。 図２は、電源制御装置の第１実施形態を示す図である。 図３は、電源制御装置の第２実施形態を示す図である。 図４は、第２実施形態におけるスイッチング駆動の一例を示す図である。
＜スイッチング電源＞
　図１は、スイッチング電源の全体構成を示す図である。本構成例のスイッチング電源１は、入力電圧Ｖｉｎを降圧して出力電圧Ｖｏｕｔを生成する非絶縁型の降圧ＤＣ／ＤＣコンバータ（いわゆるＢＵＣＫコンバータ）であり、電源制御装置１０とこれに外付けされる種々のディスクリート部品（本図ではインダクタＬ１及びキャパシタＣ１）を備える。
　電源制御装置１０は、スイッチング電源１の制御主体となる半導体装置である。なお、電源制御装置１０は、装置外部との電気的な接続を確立するための手段として、複数の外部端子（本図では外部端子Ｔ１～Ｔ４）を備える。
　外部端子Ｔ１（ＰＶＩＮピン）は、入力電圧Ｖｉｎの印加端に接続されている。外部端子Ｔ２（ＳＷピン）は、インダクタＬ１の第１端に接続されている。外部端子Ｔ３（ＦＢピン）は、インダクタＬ１の第２端及びキャパシタＣ１の第１端と共に、出力電圧Ｖｏｕｔの印加端に接続されている。なお、出力電圧Ｖｏｕｔの印加端と外部端子Ｔ３との間には、出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂを生成する分圧回路を設けてもよい。外部端子Ｔ４（ＰＧＮＤピン）及びキャパシタＣ１の第２端は、いずれもパワー系接地端（＝接地電圧ＰＧＮＤの印加端）に接続されている。
　電源制御装置１０は、外部端子Ｔ３に帰還入力される出力電圧Ｖｏｕｔ（または帰還電圧Ｖｆｂ）が所望の目標値と一致するように内蔵のスイッチ出力段（不図示）をスイッチング駆動する。その結果、外部端子Ｔ２には、矩形波状のスイッチ電圧Ｖｓｗが生成される。なお、インダクタＬ１及びキャパシタＣ１は、スイッチ電圧Ｖｓｗを整流及び平滑して出力電圧Ｖｏｕｔを生成するための整流平滑回路として機能する。
＜電源制御装置（第１実施形態）＞
　図２は、電源制御装置１０の第１実施形態を示す図である。本実施形態の電源制御装置１０は、スイッチ出力段１１と、駆動回路１２と、ブートストラップ回路１３と、コントローラ１４と、ゼロクロス検出回路１５と、を集積化して成る。
　なお、電源制御装置１０には、上記以外の機能ブロックを設けてもよい。例えば、電源制御装置１０には、内部基準電圧生成回路、通信Ｉ／Ｏ［input/output］回路、クロック生成回路、自己診断回路、及び、各種の異常保護回路（ＵＶＬＯ［under　voltage　locked　out］、ＯＣＰ［over　current　protection］、ＯＶＤ［over　voltage　detection］、ＵＶＤ［under　voltage　detection］、ＳＣＰ［short　circuit　protection］、及び、ＴＳＤ［thermal　shut　down］）などを集積化してもよい。
　スイッチ出力段１１は、トランジスタＮ１（例えばＮチャネル型ＭＯＳＦＥＴ［metal　oxide　semiconductor　field　effect　transistor］）と、トランジスタＮ２（ａ）～Ｎ２（ｄ）（例えばいずれもＮチャネル型ＭＯＳＦＥＴ）と、を含む。
　トランジスタＮ１のドレインは、入力電圧Ｖｉｎの印加端（ＰＶＩＮピン）に接続されている。トランジスタＮ１のソースは、スイッチ電圧Ｖｓｗの印加端（ＳＷピン）に接続されている。トランジスタＮ１のゲートは、上側ゲート駆動信号ＨＧの印加端に接続されている。トランジスタＮ１は、上側ゲート駆動信号ＨＧがハイレベル（≒Ｖｂｓｔ）であるときにオン状態となり、上側ゲート駆動信号ＨＧがローレベル（≒Ｖｓｗ）であるときにオフ状態となる。トランジスタＮ１は、スイッチ出力段１１の上側トランジスタ（＝出力トランジスタ）として機能する。
　トランジスタＮ２（ａ）～Ｎ２（ｄ）それぞれのドレインは、いずれもスイッチ電圧Ｖｓｗの印加端（ＳＷピン）に接続されている。トランジスタＮ２（ａ）～Ｎ２（ｄ）それぞれのソースは、いずれもパワー系接地端（ＰＧＮＤピン）に接続されている。トランジスタＮ２（ａ）～Ｎ２（ｄ）それぞれのゲートは、下側ゲート駆動信号ＬＧ（ａ）～ＬＧ（ｄ）の印加端にそれぞれ接続されている。トランジスタＮ２（ａ）は、下側ゲート駆動信号ＬＧ（ａ）がハイレベル（≒Ｖｉｎ）であるときにオン状態となり、下側ゲート駆動信号ＬＧ（ａ）がローレベル（≒ＰＧＮＤ）であるときにオフ状態となる。
　トランジスタＮ２（ｂ）～Ｎ２（ｄ）についても上記と同様であり、それぞれ、下側ゲート駆動信号ＬＧ（ｂ）～ＬＧ（ｄ）がハイレベル（≒Ｖｉｎ）であるときにオン状態となり、下側ゲート駆動信号ＬＧ（ｂ）～ＬＧ（ｄ）がローレベル（≒ＰＧＮＤ）であるときにオフ状態となる。
　このように、スイッチ電圧Ｖｓｗの印加端（ＳＷピン）とパワー系接地端（ＰＧＮＤピン）との間に並列接続されるＮ個（ただしＮ≧２、本図ではＮ＝４）のトランジスタＮ２（ａ）～Ｎ２（ｄ）は、スイッチ出力段１１の下側トランジスタ（＝同期整流トランジスタ）として機能する。以下の説明では、トランジスタＮ２（ａ）～Ｎ２（ｄ）及び下側ゲート駆動信号ＬＧ（ａ）～ＬＧ（ｄ）をそれぞれ一まとめにしてトランジスタＮ２及び下側ゲート駆動信号ＬＧと呼ぶ場合がある。
　なお、トランジスタＮ１及びＮ２は、上側ゲート駆動信号ＨＧ及び下側ゲート駆動信号ＬＧに応じて相補的にオン／オフされる。その結果、入力電圧Ｖｉｎと接地電圧ＰＧＮＤとの間でパルス駆動される矩形波状のスイッチ電圧Ｖｓｗが生成される。
　なお、上記の「相補的」という文言は、トランジスタＮ１及びトランジスタＮ２のオン／オフ状態が完全に逆転している場合だけでなく、貫通電流の発生を防止するためにトランジスタＮ１及びＮ２の同時オフ期間（いわゆるデッドタイム）が設けられている場合を包含するように広義に理解すべきである。
　また、スイッチング電源１の整流方式は、必ずしも同期整流方式に限定されるものではなく、ダイオード整流方式を採用してもよい。その場合には、トランジスタＮ２に代えて整流ダイオードを用いてもよい。
　駆動回路１２は、コントローラ１４から入力されるパルス制御信号ＰＷＭに応じてスイッチ出力段１１を駆動する回路ブロックであり、上側ゲートドライバ１２１と下側ゲートドライバ１２２を含む。
　上側ゲートドライバ１２１は、パルス制御信号ＰＷＭの入力を受けて上側ゲート駆動信号ＨＧを出力することにより、トランジスタＮ１のゲート容量（例えば１００ｐＦ程度）を充放電する回路ブロックであって、遅延回路ＤＬＹ０と、バッファＸ１と、インバータＩＮＶ０と、トランジスタＰ１（例えばＰチャネル型ＭＯＳＦＥＴ）と、トランジスタＮ５（例えばＮチャネル型ＭＯＳＦＥＴ）と、を含む。
　遅延回路ＤＬＹ０は、トランジスタＮ１及びＮ２の同時オフ期間を設けるように、パルス制御信号ＰＷＭ（例えばローレベルからハイレベルへの立上りタイミング）に所定の遅延を与えて上側パルス制御信号ＨＧＣＴＬを生成する。
　バッファＸ１は、ブートストラップ電圧Ｖｂｓｔとスイッチ電圧Ｖｓｗの供給を受けて動作し、遅延回路ＤＬＹ０から入力される上側パルス制御信号ＨＧＣＴＬに応じて上側ゲート制御信号ＳＸ１を生成する。上側ゲート制御信号ＳＸ１は、上側パルス制御信号ＨＧＣＴＬがハイレベル（≒Ｖｒｅｇ）であるときにハイレベル（≒Ｖｂｓｔ）となり、上側パルス制御信号ＨＧＣＴＬがローレベル（≒ＡＧＮＤ）であるときにローレベル（≒Ｖｓｗ）となる。
　インバータＩＮＶ０は、上側ゲート制御信号ＳＸ１の論理レベルを反転させて反転上側ゲート制御信号Ｓ１１を生成する。従って、反転上側ゲート制御信号Ｓ１１は、上側ゲート制御信号ＳＸ１がハイレベルであるときにローレベルとなり、上側ゲート制御信号ＳＸ１がローレベルであるときにハイレベルとなる。
　トランジスタＰ１のソース及びバックゲートは、いずれもブートストラップ電圧Ｖｂｓｔの印加端（＝ＢＯＯＴノード）に接続されている。トランジスタＰ１及びＮ５それぞれのドレインは、トランジスタＮ１のゲート（＝上側ゲート駆動信号ＨＧの印加端）に接続されている。トランジスタＮ５のソース及びバックゲートは、いずれもスイッチ電圧Ｖｓｗの印加端（＝ＳＷピン）に接続されている。トランジスタＰ１及びＮ５それぞれのゲートは、インバータＩＮＶ０の出力端（＝反転上側ゲート制御信号Ｓ１１の印加端）に接続されている。
　このようにして接続されたトランジスタＰ１及びＮ５は、反転上側ゲート制御信号Ｓ１１の論理レベルを反転して上側ゲート駆動信号ＨＧを生成するインバータを形成する。従って、上側ゲート駆動信号ＨＧは、反転上側ゲート制御信号Ｓ１１がハイレベル（＝Ｖｂｓｔ）であるときにローレベル（＝Ｖｓｗ）となり、反転上側ゲート制御信号Ｓ１１がローレベル（＝Ｖｓｗ）であるときにハイレベル（＝Ｖｂｓｔ）となる。
　下側ゲートドライバ１２２は、パルス制御信号ＰＷＭ（＝下側パルス制御信号ＬＧＣＴＬ）の入力を受けて下側ゲート駆動信号ＬＧ（ａ）～ＬＧ（ｄ）を出力する回路ブロックであり、４つのバッファＸ２（ａ）～Ｘ２（ｄ）と、４つのインバータＩＮＶ１（ａ）～ＩＮＶ１（ｄ）と、を含む。
　バッファＸ２（ａ）～Ｘ２（ｄ）は、いずれも入力電圧Ｖｉｎと接地電圧ＰＧＮＤの供給を受けて動作し、コントローラ１４から入力されるパルス制御信号ＰＷＭ（＝下側パルス制御信号ＬＧＣＴＬ）に応じて下側ゲート制御信号ＳＸ２（ａ）～ＳＸ２（ｄ）をそれぞれ生成する。下側ゲート制御信号ＳＸ２（ａ）～ＳＸ２（ｄ）は、それぞれ、下側パルス制御信号ＬＧＣＴＬがハイレベル（≒Ｖｒｅｇ）であるときにハイレベル（≒Ｖｉｎ）となり、下側パルス制御信号ＬＧＣＴＬがローレベル（≒ＡＧＮＤ）であるときにローレベル（≒ＰＧＮＤ）となる。
　インバータＩＮＶ１（ａ）～ＩＮＶ１（ｄ）は、それぞれ、下側ゲート制御信号ＳＸ２（ａ）～ＳＸ２（ｄ）の論理レベルを反転することにより下側ゲート駆動信号ＬＧ（ａ）～ＬＧ（ｄ）を生成する。なお、下側ゲート駆動信号ＬＧ（ａ）～ＬＧ（ｄ）は、それぞれ、下側ゲート制御信号ＳＸ２（ａ）～ＳＸ２（ｄ）がハイレベル（≒Ｖｉｎ）であるときにローレベル（≒ＰＧＮＤ）となり、下側ゲート制御信号ＳＸ２（ａ）～ＳＸ２（ｄ）がローレベル（≒ＰＧＮＤ）であるときにハイレベル（≒Ｖｉｎ）となる。
　ブートストラップ回路１３は、スイッチ電圧Ｖｓｗよりも高いブートストラップ電圧Ｖｂｓｔを生成する回路ブロックであって、トランジスタＰ２（例えばＰチャネル型ＭＯＳＦＥＴ）と、キャパシタ回路ＣＡＰ（＝ブートキャパシタに相当）と、を含む。
　トランジスタＰ２のドレインは、入力電圧Ｖｉｎの印加端（ＰＶＩＮピン）に接続されている。トランジスタＰ２のドレインは、内部電源電圧Ｖｒｅｆ（例えば５Ｖ）の印加端に接続してもよい。トランジスタＰ２のソース及びバックゲートは、いずれもブートストラップ電圧Ｖｂｓｔの印加端（＝ＢＯＯＴノード）に接続されている。トランジスタＰ２のゲートには、コントローラ１４からブートストラップ制御信号Ｓ４が入力されている。
　なお、トランジスタＰ２は、基本的にトランジスタＮ２と同期してオン／オフされる。より具体的に述べると、トランジスタＰ２は、トランジスタＮ２のオン期間（＝スイッチ電圧Ｖｓｗのローレベル期間）にオン状態となり、トランジスタＮ２のオフ期間（＝スイッチ電圧Ｖｓｗのハイレベル期間）にオフ状態となる。
　また、トランジスタＰ２には、ボディダイオードＢＤ３が付随する。具体的には、トランジスタＰ２のドレインがボディダイオードＢＤ３のアノードに相当し、トランジスタＰ２のソースがボディダイオードＢＤ３のカソードに相当する。なお、ブートストラップ回路１３を形成する整流素子として、ボディダイオードＢＤ３のみを用いる場合には、トランジスタＰ２のゲート・ソース間をショートしておけばよい。
　また、キャパシタ回路ＣＡＰは、ブートストラップ電圧Ｖｂｓｔの印加端（＝ＢＯＯＴノード）とスイッチ電圧Ｖｓｗの印加端（＝ＳＷピン）との間に接続されており、その両端間（＝ＢＯＯＴ－ＳＷ間）に充電電圧Ｖｃａｐを蓄える。
　従って、先述のブートストラップ電圧Ｖｂｓｔは、スイッチ電圧Ｖｓｗよりも常に充電電圧Ｖｃａｐだけ高い電圧（≒Ｖｓｗ＋Ｖｃａｐ）となる。具体的に述べると、スイッチ電圧Ｖｓｗのハイレベル期間（Ｖｓｗ≒Ｖｉｎ、Ｎ１＝ＯＮ、Ｎ２＝ＯＦＦ）には、Ｖｂｓｔ≒Ｖｉｎ＋Ｖｃａｐとなる。一方、スイッチ電圧Ｖｓｗのローレベル期間（Ｖｓｗ≒ＰＧＮＤ、Ｎ１＝ＯＦＦ、Ｎ２＝ＯＮ）には、Ｖｂｓｔ≒ＰＧＮＤ＋Ｖｃａｐとなる。
　なお、ブートストラップ回路１３の整流素子としてトランジスタＰ２をオン／オフする場合には、Ｖｃａｐ≒Ｖｉｎ－Ｖｄｓ（ただし、ＶｄｓはトランジスタＰ２のドレイン・ソース間電圧）となる。一方、トランジスタＰ２を常にオフ状態とし、ブートストラップ回路１３の整流素子としてボディダイオードＢＤ３のみを用いる場合には、Ｖｃａｐ≒Ｖｉｎ－Ｖｆ（ただし、ＶｆはボディダイオードＢＤ３の順方向降下電圧）となる。
　このようにして生成されるブートストラップ電圧Ｖｂｓｔは、駆動回路１２（特に上側ゲートドライバ１２１）に供給されており、上側ゲート駆動信号ＨＧのハイレベル（＝トランジスタＮ１をオンするためのゲート電圧）として用いられる。すなわち、トランジスタＮ１のオン期間には、上側ゲート駆動信号ＨＧのハイレベル（≒Ｖｂｓｔ）がスイッチ電圧Ｖｓｗのハイレベル（≒Ｖｉｎ）よりも高い電圧値（≒Ｖｉｎ＋Ｖｃａｐ）まで引き上げられる。従って、トランジスタＮ１のゲート・ソース間電圧（＝ＨＧ－ＳＷ）を高めてトランジスタＮ１を確実にオンすることが可能となる。
　ところで、キャパシタ回路ＣＡＰを電源制御装置１０に内蔵すれば、外付けのディスクリート部品を削減することが可能となる。しかしながら、ＩＣ内蔵型のキャパシタ回路ＣＡＰは、その容量値を十分に確保することが難しい。
　そのため、仮に、キャパシタ回路ＣＡＰに何の工夫もせず、キャパシタ回路ＣＡＰとして単一のキャパシタ素子を内蔵した場合には、トランジスタＮ１のオン遷移に伴い、キャパシタ回路ＣＡＰに蓄えられた電荷がトランジスタＮ１に付随するゲート容量の充電で吸い取られてしまい、ブートストラップ電圧Ｖｂｓｔが低下してトランジスタＮ１のゲート駆動（特にフルオン）に支障を生じるおそれがある。
　そこで、本実施形態の電源制御装置１０では、キャパシタ回路ＣＡＰが小容量であってもトランジスタＮ１のゲート駆動に支障を生じにくいように、キャパシタ回路ＣＡＰがいわゆるダブラーキャパシタ（＝電圧ダブラー）として構成されている。
　本図に即して述べると、キャパシタ回路ＣＡＰは、上側ゲート制御信号ＳＸ１の入力を受け付けており、トランジスタＮ１のゲート容量の充放電に同期して容量値を可変制御することができるように、キャパシタＣ１１及びＣ１２と、トランジスタＮ６及びＮ７と、トランジスタＰ３と、バッファＢＵＦ１と、インバータＩＮＶ２と、を含む。
　キャパシタＣ１１の第１端とトランジスタＰ３のソースは、いずれもブートストラップ電圧Ｖｂｓｔの印加端（＝ＢＯＯＴノード）に接続されている。キャパシタＣ１１の第２端は、トランジスタＮ６及びＮ７それぞれのドレインに接続されている。トランジスタＮ７及びＰ３それぞれのゲートは、いずれもダブラー制御信号ＤＢＬＲの印加端に接続されている。トランジスタＮ６のゲートは、反転ダブラー制御信号ＸＤＢＬＲ（＝ダブラー制御信号ＤＢＬＲの論理反転信号に相当）の印加端に接続されている。トランジスタＮ７のソースとトランジスタＰ３のドレインは、いずれもキャパシタＣ１２の第１端に接続されている。トランジスタＮ６のソースとキャパシタＣ１２の第２端は、いずれもスイッチ電圧Ｖｓｗの印加端（＝ＳＷピン）に接続されている。
　バッファＢＵＦ１は、上側ゲート制御信号ＳＸ１の入力を受け付けてその論理レベルを変えることなくダブラー制御信号ＤＢＬＲとして出力する。従って、ダブラー制御信号ＤＢＬＲは、上側ゲート制御信号ＳＸ１がハイレベル（≒Ｖｂｓｔ）であるときにハイレベル（≒Ｖｂｓｔ）となり、上側ゲート制御信号ＳＸ１がローレベル（≒Ｖｓｗ）であるときにローレベル（≒Ｖｓｗ）となる。
　インバータＩＮＶ２は、ダブラー制御信号ＤＢＬＲの論理レベルを反転して反転ダブラー制御信号ＸＤＢＬＲを生成する。なお、反転ダブラー制御信号ＸＤＢＬＲは、ダブラー制御信号ＤＢＬＲがハイレベル（≒Ｖｂｓｔ）であるときにローレベル（≒Ｖｓｗ）となり、ダブラー制御信号ＤＢＬＲがローレベル（≒Ｖｓｗ）であるときにハイレベル（≒Ｖｂｓｔ）となる。
　トランジスタＮ６は、反転ダブラー制御信号ＸＤＢＬＲがハイレベル（≒Ｖｂｓｔ）であるときにオン状態となり、反転ダブラー制御信号ＸＤＢＬＲがローレベル（≒Ｖｓｗ）であるときにオフ状態となる。言い換えると、トランジスタＮ６は、ダブラー制御信号ＤＢＬＲがハイレベル（≒Ｖｂｓｔ）であるときにオフ状態となり、ダブラー制御信号ＤＢＬＲがローレベル（≒Ｖｓｗ）であるときにオン状態となる。
　トランジスタＮ７は、ダブラー制御信号ＤＢＬＲがハイレベル（≒Ｖｂｓｔ）であるときにオン状態となり、ダブラー制御信号ＤＢＬＲがローレベル（≒Ｖｓｗ）であるときにオフ状態となる。
　トランジスタＰ３は、ダブラー制御信号ＤＢＬＲがハイレベル（≒Ｖｂｓｔ）であるときにオフ状態となり、ダブラー制御信号ＤＢＬＲがローレベル（≒Ｖｓｗ）であるときにオン状態となる。
　すなわち、トランジスタＮ６、Ｎ７及びＰ３それぞれのオン／オフ切替タイミングは、ダブラー制御信号ＤＢＬＲに応じて制御される。
　特に、本実施形態のキャパシタ回路ＣＡＰは、その動作状態として、トランジスタＮ６及びＰ３がオンしてトランジスタＮ７がオフした第１動作状態（＝並列キャパシタ状態）と、これとは逆に、トランジスタＮ６及びＰ３がオフしてトランジスタＮ７がオンした第２動作状態（＝直列キャパシタ状態）を取り得る。以下、それぞれの動作状態について、詳細に説明する。
　まず、トランジスタＮ６及びＰ３がオンしてトランジスタＮ７がオフした第１動作状態（＝並列キャパシタ状態）を考える。この場合、キャパシタＣ１１及びＣ１２がブートストラップ電圧Ｖｂｓｔの印加端（＝ＢＯＯＴノード）とスイッチ電圧Ｖｓｗの印加端（＝ＳＷピン）との間に並列接続された形となる。従って、キャパシタ回路ＣＡＰの合成容量値Ｃｃａｐ１は、Ｃｃａｐ１＝Ｃ１１＋Ｃ１２として求めることができる。具体例を挙げると、Ｃ１１＝Ｃ１２＝７５ｐＦである場合には、Ｃｃａｐ２＝１５０ｐＦとなる。このような第１動作状態では、キャパシタＣ１１及びＣ１２それぞれが並列に充電される。
　次に、上記した第１動作状態から、トランジスタＮ６及びＰ３がオフしてトランジスタＮ７がオンした第２動作状態に遷移した場合を考える。この場合、キャパシタＣ１１及びＣ１２は、ブートストラップ電圧Ｖｂｓｔの印加端（＝ＢＯＯＴノード）とスイッチ電圧Ｖｓｗの印加端（＝ＳＷピン）との間に直列接続された形となる。従って、キャパシタ回路ＣＡＰの合成容量値Ｃｃａｐ２は、Ｃｃａｐ２＝（Ｃ１１・Ｃ１２）／（Ｃ１１＋Ｃ１２）に引き下げられる。具体例を挙げると、Ｃ１１＝Ｃ１２＝７５ｐＦである場合には、Ｃｃａｐ２＝３７．５ｐＦとなる。
　このとき、キャパシタＣ１１及びＣ１２には、それぞれ、上記した第１動作状態で蓄えられた電荷が保持されている。従って、第２動作状態への遷移直前におけるキャパシタＣ１１及びＣ１２それぞれの両端間電圧をＶＣとすると、第１動作状態から第２動作状態への遷移直後には、ブートストラップ電圧Ｖｂｓｔが（ＶＣ＋Ｖｓｗ）から（２ＶＣ＋Ｖｓｗ）まで持ち上げられる。すなわち、両端間電圧ＶＣの２倍昇圧が実現される。
　なお、キャパシタＣ１１及びＣ１２それぞれの容量値を増やすほど、ブートストラップ電圧Ｖｂｓｔをより高く持ち上げることができる反面、電源制御装置１０のチップに占めるレイアウト面積が大きくなる。そのため、両者のトレードオフを考慮し、例えば、第２動作状態におけるキャパシタ回路ＣＡＰの合成容量値Ｃｃａｐ２（＝（Ｃ１１・Ｃ１２）／（Ｃ１１＋Ｃ１２））がトランジスタＮ１のゲート容量（例えば１００ｐＦ）の１／２程度となるように、キャパシタＣ１１及びＣ１２それぞれの容量値を設定するとよい。
　もちろん、キャパシタ回路ＣＡＰの構成については、必ずしも上記に限定されるものではなく、両端間電圧ＶＣのｍ倍昇圧（ただしｍ＞１）を実現し得る構成であればよい。
　また、キャパシタ回路ＣＡＰを電源制御装置１０に内蔵するのではなく、ディスクリートのキャパシタ素子を電源制御装置１０に外付けすることも可能である。その場合には、ブートストラップ電圧Ｖｂｓｔの印加端（＝ＢＯＯＴノード）をＢＯＯＴピンとして電源制御装置１０の外部に引き出せばよい。
　コントローラ１４は、内部電源電圧Ｖｒｅｇ（例えば５Ｖ）の供給を受けて動作し、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔが生成されるようにパルス制御信号ＰＷＭを生成する。なお、出力電圧Ｖｏｕｔの出力帰還制御方式については、任意の周知技術（電圧モード制御、電流モード制御、ヒステリシス制御（リップル制御）など）を適用すればよいので、詳細な説明は省略する。
　また、コントローラ１４は、スイッチング電源１を重負荷モード（ＨＬＭ［heavy　load　mode］）及び軽負荷モード（ＬＬＭ［light　load　mode］）のいずれか一方に切り替える機能を備えている。
　上記の軽負荷モードは、負荷に流れる出力電流Ｉｏｕｔがゼロ又は非常に小さい軽負荷状態において、スイッチ出力段１１のスイッチング駆動を一時停止することにより、重負荷モード（通常モード）よりも消費電力を低減する省電力モードの一種である。例えば、コントローラ１４は、ゼロクロス検出信号ＺＥＲＯに応じて、スイッチング電源１を重負荷モード（通常モード）から軽負荷モードに切り替えるとよい。
　なお、スイッチ出力段１１のスイッチング駆動を一時停止するためには、トランジスタＮ１及びＮ２をいずれもオフ状態として、スイッチ電圧Ｖｓｗの印加端（ＳＷピン）をハイインピーダンス状態としなければならない。そのため、電源制御装置１０には、インバータＩＮＶ１（ａ）～ＩＮＶ１（ｄ）それぞれの出力状態に依らず、軽負荷モードでは下側ゲート駆動信号ＬＧ（ａ）～ＬＧ（ｄ）をいずれもローレベル（≒ＰＧＮＤ）に固定する手段（図示の便宜上、本図では明示せず）が必要となる。
　ゼロクロス検出回路１５は、スイッチ電圧Ｖｓｗを監視してゼロクロス検出信号ＺＥＲＯのパルス生成を行う。本図に即して述べると、ゼロクロス検出回路１５としては、非反転入力端（＋）に入力されるスイッチ電圧Ｖｓｗ（より正確にはトランジスタＮ１がオフしてトランジスタＮ２がオンしている状態で得られるスイッチ電圧Ｖｓｗのローレベル）と、反転入力端（－）に入力される閾値電圧（例えば接地電圧ＰＧＮＤ）とを比較して、ゼロクロス検出信号ＺＥＲＯを生成するコンパレータを用いることができる。
　この場合、ゼロクロス検出信号ＺＥＲＯは、スイッチ電圧Ｖｓｗのローレベルが接地電圧ＰＧＮＤよりも低いときにローレベルとなり、スイッチ電圧Ｖｓｗのローレベルが接地電圧ＰＧＮＤよりも高いときにハイレベルとなる。言い換えると、ゼロクロス検出信号ＺＥＲＯは、パワー系接地端ＰＧＮＤからスイッチ電圧Ｖｓｗの印加端（ＳＷピン）に向けて出力電流Ｉｏｕｔが流れているときにローレベルとなり、スイッチ電圧Ｖｓｗの印加端（ＳＷピン）からパワー系接地端ＰＧＮＤに向けて出力電流Ｉｏｕｔが逆流しているときにハイレベルとなる。
＜軽負荷モード＞
　次に、軽負荷モードでのスイッチング制御について簡単に説明する。負荷に流れる出力電流Ｉｏｕｔが小さいと、トランジスタＮ１のオン期間中にインダクタＬ１で蓄えられるエネルギーが減少する。そして、インダクタＬ１で蓄えられたエネルギーがトランジスタＮ２のオン期間中（＝トランジスタＮ１の次周期におけるオンタイミングが到来する前）に枯渇すると、スイッチ電圧Ｖｓｗの印加端（ＳＷピン）からパワー系接地端ＰＧＮＤに向けて出力電流Ｉｏｕｔが逆流し始めるので、スイッチング電源１の効率悪化に繋がる。
　そこで、コントローラ１４は、例えば、トランジスタＮ２のオン期間中にゼロクロス検出信号ＺＥＲＯがハイレベルに立ち上がったことを検出して、トランジスタＮ２を強制的にオフする。その結果、トランジスタＮ１及びＮ２がいずれもオフした状態、すなわち、スイッチ出力段１１のスイッチング駆動が一時停止した状態となるので、スイッチング電源１の消費電力を削減することが可能となる。
　一方、コントローラ１４は、例えば、スイッチ出力段１１のスイッチング駆動を一時停止している間に出力電圧Ｖｏｕｔ（またはこれに応じた帰還電圧）が所定のボトム値まで低下したことを検出すると、トランジスタＮ２の強制オフ状態を解除して、パルス制御信号ＰＷＭを１パルスだけ生成する。その結果、トランジスタＮ１及びＮ２が一度だけ相補的にオン／オフされるので、出力電圧Ｖｏｕｔが引き上げられて目標値に維持される。
　その後、ゼロクロス検出信号ＺＥＲＯがハイレベルに立ち上がると、スイッチ出力段１１のスイッチング駆動が再び一時停止される。このように、軽負荷モードでは、出力電流Ｉｏｕｔのゼロクロス検出（逆流検出）によるスイッチング駆動の一時停止制御と、出力電圧Ｖｏｕｔのボトム検出によるスイッチング駆動の復帰制御が繰り返される。
　なお、負荷に流れる出力電流Ｉｏｕｔが大きいほど、スイッチング駆動の一時停止中における出力電圧Ｖｏｕｔの低下が速くなる。従って、出力電流Ｉｏｕｔが大きくなるにつれてパルス制御信号ＰＷＭのパルス生成間隔が短くなり、最終的には、パルス制御信号ＰＷＭに所定のスイッチング周期Ｔｓｗで連続パルスが生成される状態となる。このような状態は、軽負荷モードから重負荷モード（通常モード）に復帰した状態に相当する。
＜暗電流性能に関する考察＞
　ところで、電源制御装置１０が大電流タイプの機種である場合には、トランジスタＮ１及びＮ２のサイズが大きいので、トランジスタＮ１及びＮ２それぞれに付随しているゲート容量も比較的大きくなる。そのため、軽負荷モードにおいて、パルス制御信号ＰＷＭを１パルス生成する度に必要となるゲート容量の充放電電流も大きくなる。従って、軽負荷モードにおける性能指標の一つである暗電流性能に影響を与え得る。
　なお、トランジスタＮ１を複数に分割しておき、軽負荷モードではトランジスタＮ１の一部しかオン／オフしないことにより、上記の充放電電流を削減する方法も考えられる。しかしながら、この方法では、トランジスタＮ１の分割駆動数を切り替えるためのタイミング制御が難しいので、必ずしも最善の方法とは言えない。また、トランジスタＮ１のドレイン・ソース間電圧ＶｄｓＨ（＝オン抵抗ＲｏｎＨ×出力電流Ｉｏｕｔ）を監視して過電流検出を行う場合には、トランジスタＮ１の分割駆動数切替制御（延いてはオン抵抗ＲｏｎＨの変動）が過電流検出閾値に及ぼす影響も考慮する必要がある。
　以下では、上記の考察に鑑み、軽負荷モード時の暗電流を削減することのできる電源制御装置１０の第２実施形態を提案する。
＜電源制御装置（第２実施形態）＞
　図３は、電源制御装置１０の第２実施形態を示す図である。本実施形態の電源制御装置１０は、先出の第１実施形態（図２）を基本としつつ、上側過電流検出回路１６Ｈと、下側過電流検出回路１６Ｌと、上側マスク回路１７Ｈと、下側マスク回路１７Ｌと、が追加されている。
　上側過電流検出回路１６Ｈは、トランジスタＮ１のオン期間に流れる上側電流ＩＨを監視して上側過電流検出信号Ｓ１６Ｈを生成する。例えば、上側過電流検出回路１６Ｈは、トランジスタＮ１のドレイン・ソース間電圧ＶｄｓＨ（＝オン抵抗ＲｏｎＨ×上側電流ＩＨ）が所定の上側過電流検出閾値ＶｏｃｐＨよりも高いか否かを判定して、上側過電流検出信号Ｓ１６Ｈの論理レベルを切り替える。例えば、上側過電流検出信号Ｓ１６Ｈは、ＶｄｓＨ＞ＶｏｃｐＨであるときにハイレベル（＝過電流検出時の論理レベル）となり、ＶｄｓＨ＜ＶｏｃｐＨであるときにローレベル（＝過電流非検出時の論理レベル）となる。
　下側過電流検出回路１６Ｌは、トランジスタＮ２のオン期間に流れる下側電流ＩＬを監視して下側過電流検出信号Ｓ１６Ｌを生成する。例えば、下側過電流検出回路１６Ｌは、トランジスタＮ２のドレイン・ソース間電圧ＶｄｓＬ（＝オン抵抗ＲｏｎＬ×下側電流ＩＬ）が所定の下側過電流検出閾値ＶｏｃｐＬよりも高いか否かを判定して、下側過電流検出信号Ｓ１６Ｌの論理レベルを切り替える。例えば、下側過電流検出信号Ｓ１６Ｌは、ＶｄｓＬ＞ＶｏｃｐＬであるときにハイレベル（＝過電流検出時の論理レベル）となり、ＶｄｓＬ＜ＶｏｃｐＬであるときにローレベル（＝過電流非検出時の論理レベル）となる。
　なお、コントローラ１４は、例えば、上側過電流検出信号Ｓ１６Ｈまたは下側過電流検出信号Ｓ１６Ｌの少なくとも一方がハイレベル（＝過電流検出時の論理レベル）であるときに、スイッチ出力段１１のスイッチング駆動を強制的に停止するとよい。
　上側マスク回路１７Ｈは、上側過電流検出回路１６Ｈとコントローラ１４との間に設けられている。上側マスク回路１７Ｈは、コントローラ１４から出力されるステート信号ＳＴＡＴＥ（＝軽負荷モードであるか重負荷モードであるかを示す信号）に応じて、上側過電流検出信号Ｓ１６Ｈをマスクするか否かを決定する。上側マスク回路１７Ｈでのマスク処理としては、例えば、上側過電流検出信号Ｓ１６Ｈをローレベル（＝過電流非検出時の論理レベル）に固定すればよい。
　下側マスク回路１７Ｌは、下側過電流検出回路１６Ｌとコントローラ１４との間に設けられている。下側マスク回路１７Ｌは、コントローラ１４から出力されるステート信号ＳＴＡＴＥに応じて、下側過電流検出信号Ｓ１６Ｌをマスクするか否かを決定する。下側マスク回路１７Ｌでのマスク処理としては、例えば、下側過電流検出信号Ｓ１６Ｌをローレベル（＝過電流非検出時の論理レベル）に固定すればよい。
　なお、コントローラ１４から出力されるステート信号ＳＴＡＴＥは、上側マスク回路１７Ｈ及び下側マスク回路１７Ｌのほかに、ブートストラップ回路１３及び下側ゲートドライバ１２２にも入力されている。ステート信号ＳＴＡＴＥの入力を受け付けている回路ブロックでは、それぞれ、ステート信号ＳＴＡＴＥに応じて軽負荷モード時の暗電流削減動作が行われる（詳細は後述）。
　図４は、第２実施形態の電源制御装置１０によるスイッチング駆動の一例を示す図であり、紙面の上から順に、トランジスタＮ１のゲート・ソース間電圧（＝ＨＧ－ＳＷ）、下側ゲート駆動信号ＬＧ（ａ）並びにＬＧ（ｂ）～ＬＧ（ｄ）、スイッチ電圧Ｖｓｗ、ゼロクロス検出信号ＺＥＲＯ、及び、ステート信号ＳＴＡＴＥ（ＬＬＭまたはＨＬＭ）が描写されている。
　スイッチング電源１の重負荷モード（ＳＴＡＴＥ＝ＨＬＭ）において、コントローラ１４は、所定のスイッチング周期ＴｓｗでトランジスタＮ１及びＮ２を相補的にオン／オフするように、上側ゲートドライバ１２１及び下側ゲートドライバ１２２をそれぞれ制御する（時刻ｔ１６以降を参照）。
　一方、スイッチング電源１の軽負荷モード（ＳＴＡＴＥ＝ＬＬＭ）において、コントローラ１４は、出力電流Ｉｏｕｔのゼロクロス検出（ＺＥＲＯ＝Ｈ）によるスイッチング駆動の一時停止制御（時刻ｔ１２及びｔ１４を参照）と、出力電圧Ｖｏｕｔのボトム検出によるスイッチング駆動の復帰制御（時刻ｔ１１、ｔ１３及びｔ１５を参照）を繰り返すように、上側ゲートドライバ１２１及び下側ゲートドライバ１２２をそれぞれ制御する。
　その結果、軽負荷モードにおけるパルス制御信号ＰＷＭ（本図では不図示）のパルス間隔ＴＬＬＭは、重負荷モードにおけるスイッチング周期Ｔｓｗよりも長くなる。従って、スイッチ出力段１１でのスイッチング損失を減らすことができるので、スイッチング電源１の消費電力を削減することが可能となる。
　なお、時刻ｔ１５～ｔ１６で示すように、コントローラ１４は、軽負荷モードでトランジスタＮ１及びＮ２を相補的にオン／オフした後、ゼロクロス検出信号ＺＥＲＯのパルス生成が行われることなく所定のスイッチング周期Ｔｓｗが経過したときに、スイッチング電源１を軽負荷モードから重負荷モードに切り替える。すなわち、２発目の連続パルス駆動により、スイッチング電源１は、軽負荷モードから重負荷モードに復帰する。
　次に、ステート信号ＳＴＡＴＥの入力を受け付けている回路ブロック（ブートストラップ回路１３、下側ゲートドライバ１２２、上側マスク回路１７Ｈ及び下側マスク回路１７Ｌ）での暗電流削減動作について個別具体的に説明する。
　まず、ブートストラップ回路１３での暗電流削減動作について述べる。コントローラ１４は、重負荷モード（ＳＴＡＴＥ＝ＨＬＭ）ではキャパシタ回路ＣＡＰの容量値切替制御（＝ダブラー制御）を行い、軽負荷モード（ＳＴＡＴＥ＝ＬＬＭ）ではキャパシタ回路ＣＡＰの容量値切替制御を停止するように、ブートストラップ回路１３を制御する。
　より具体的に述べると、ブートストラップ回路１３は、重負荷モード（ＳＴＡＴＥ＝ＨＬＭ）では、トランジスタＮ１がオンされるときにキャパシタ回路ＣＡＰを第１動作状態（＝並列キャパシタ状態）から第２動作状態（＝直列キャパシタ状態）に切り替え、トランジスタＮ１がオフされるときにキャパシタ回路ＣＡＰを第２動作状態（＝直列キャパシタ状態）から第１動作状態（＝並列キャパシタ状態）に切り替える。
　すなわち、ブートストラップ回路１３は、重負荷モード（ＳＴＡＴＥ＝ＨＬＭ）では、トランジスタＮ１がオンされるときにキャパシタ回路ＣＡＰの容量値を合成容量値Ｃｃａｐ１からこれよりも小さい合成容量値Ｃｃａｐ２に切り替え、トランジスタＮ１がオフされるときにキャパシタ回路ＣＡＰの容量値を合成容量値Ｃｃａｐ２から合成容量値Ｃｃａｐ１に切り替える。
　このようなキャパシタ回路ＣＡＰの容量値切替制御（＝ダブラー制御）により、重負荷モード（ＳＴＡＴＥ＝ＨＬＭ）では、ブートストラップ電圧Ｖｂｓｔが最大限まで引き上げられる。その結果、トランジスタＮ１のゲート・ソース間電圧（＝ＨＧ－ＳＷ）がフルドライブされる（時刻ｔ１６、ｔ１７及びｔ１８を参照）。従って、トランジスタＮ１のオン抵抗が最低値まで引き下げられるので、より大きい上側電流ＩＨを流すことのできる状態となる。
　一方、コントローラ１４は、軽負荷モード（ＳＴＡＴＥ＝ＬＬＭ）では、トランジスタＮ１のオン／オフに依ることなくキャパシタ回路ＣＡＰを第１動作状態（＝並列キャパシタ状態）に固定する。すなわち、軽負荷モード（ＳＴＡＴＥ＝ＬＬＭ）では、キャパシタ回路ＣＡＰの容量値が合成容量値Ｃｃａｐ１に固定される。
　このように、キャパシタ回路ＣＡＰの容量値切替制御（＝ダブラー制御）を停止することにより、軽負荷モード（ＳＴＡＴＥ＝ＬＬＭ）では、ブートストラップ電圧Ｖｂｓｔが最大限まで引き上げられなくなる。その結果、重負荷モード（ＳＴＡＴＥ＝ＨＬＭ）と比べて、トランジスタＮ１のゲート・ソース間電圧（＝ＨＧ－ＳＷ）が低下する（時刻ｔ１１、ｔ１３及びｔ１５を参照）。従って、トランジスタＮ１のオン抵抗ＲｏｎＨが先述の最低値よりも高くなるので、上側電流ＩＨを小さく絞ることが可能となり、延いては、軽負荷モード時の暗電流を削減することが可能となる。
　次に、下側ゲートドライバ１２２での暗電流削減動作について説明する。コントローラ１４は、重負荷モード（ＳＴＡＴＥ＝ＨＬＭ）ではＮ個（例えばＮ＝４）のトランジスタＮ２（ａ）～Ｎ２（ｄ）のうちｉ個（例えばｉ＝４）をオン／オフし、軽負荷モード（ＳＴＡＴＥ＝ＬＬＭ）ではｊ個（例えばｊ＝１）のトランジスタＮ２（ａ）のみをオン／オフするように、下側ゲートドライバ１２２を制御する。
　本図に即して述べると、コントローラ１４は、重負荷モード（ＳＴＡＴＥ＝ＨＬＭ）では、トランジスタＮ２（ａ）～Ｎ２（ｄ）それぞれのオン／オフに際して、下側ゲート駆動信号ＬＧ（ａ）～ＬＧ（ｄ）をいずれも同期してパルス駆動する（時刻ｔ１６～ｔ１８を参照）。一方、コントローラ１４は、軽負荷モード（ＳＴＡＴＥ＝ＬＬＭ）では、トランジスタＮ２（ａ）～Ｎ２（ｄ）それぞれのオン／オフに際して、下側ゲート駆動信号ＬＧ（ａ）のみをパルス駆動し、下側ゲート駆動信号ＬＧ（ｂ）～ＬＧ（ｄ）をいずれもローレベルに固定する（時刻ｔ１１～ｔ１６を参照）。
　このようにトランジスタＮ２を複数に分割しておき、軽負荷モードではトランジスタＮ２の一部しかオン／オフしないこと、より上位概念化すれば、軽負荷モードでは重負荷モードよりもトランジスタＮ２の並列駆動数を減らすことにより、下側電流ＩＬを小さく絞ることが可能となり、延いては、軽負荷モード時の暗電流を削減することが可能となる。なお、トランジスタＮ２の分割駆動数切替制御は、トランジスタＮ１の分割駆動数切替制御と比べて、タイミング制御が容易である。
　最後に、上側マスク回路１７Ｈ及び下側マスク回路１７Ｌでのマスク動作（＝上側過電流検出回路１６Ｈ及び下側過電流検出回路１６Ｌの誤検出防止動作）について述べる。コントローラ１４は、重負荷モード（ＳＴＡＴＥ＝ＨＬＭ）では上側過電流検出信号Ｓ１６Ｈ及び下側過電流検出信号Ｓ１６Ｌをいずれもマスクせず、軽負荷モード（ＳＴＡＴＥ＝ＬＬＭ）では上側過電流検出信号Ｓ１６Ｈ及び下側過電流検出信号Ｓ１６Ｌをいずれもマスクするように、上側マスク回路１７Ｈ及び下側マスク回路１７Ｌをそれぞれ制御する。
　ブートストラップ回路１３及び下側ゲートドライバ１２２において、先に説明した暗電流削減動作を実施する場合には、スイッチング電源１の動作モード（重負荷モード又は軽負荷モード）に応じて、トランジスタＮ１及びＮ２それぞれのオン抵抗ＲｏｎＨ及びＲｏｎＬが変化する。
　そのため、上側過電流検出回路１６ＨがトランジスタＮ１のドレイン・ソース間電圧ＶｄｓＨ（＝オン抵抗ＲｏｎＨ×上側電流ＩＨ）を監視して過電流検出を行う構成である場合には、スイッチング電源１の動作モード（重負荷モード又は軽負荷モード）に応じて、トランジスタＮ１のドレイン・ソース間電圧ＶｄｓＨと上側過電流検出閾値ＶｏｃｐＨとの関係が変化するので、上側電流ＩＨの過電流検出動作に支障を来すおそれがある。
　同様に、下側過電流検出回路１６ＬがトランジスタＮ２のドレイン・ソース間電圧ＶｄｓＬ（＝オン抵抗ＲｏｎＬ×下側電流ＩＬ）を監視して過電流検出を行う構成である場合には、スイッチング電源の動作モード（重負荷モード又は軽負荷モード）に応じて、トランジスタＮ２のドレイン・ソース間電圧ＶｄｓＬと下側過電流検出閾値ＶｏｃｐＬトン関係が変化するので、下側電流ＩＬの過電流検出動作に支障を来すおそれがある。
　なお、上記の不具合を解消する手法としては、例えば、スイッチング電源１の動作モード（重負荷モード又は軽負荷モード）に応じて上側過電流検出閾値ＶｏｃｐＨ及び下側過電流検出閾値ＶｏｃｐＬをそれぞれ適切な値に切り替えることも考えられる。ただし、このような閾値切替制御は必ずしも容易でない。
　一方、本実施形態の電源制御装置１０では、軽負荷モード時の上側過電流検出信号Ｓ１６Ｈ及び下側過電流検出信号Ｓ１６Ｌがいずれもマスクされ、重負荷モードでのみ過電流検出動作が行われる。従って、上側過電流検出閾値ＶｏｃｐＨ及び下側過電流検出閾値ＶｏｃｐＬは、重負荷モードにおけるトランジスタＮ１及びＮ２それぞれのオン抵抗ＲｏｎＨ及びＲｏｎＬを想定した固定値に設定すれば足りる。その結果、重負荷モードでの過電流検出動作を高精度に実施することが可能となる。
　なお、軽負荷モードでは、そもそも負荷に流れる出力電流Ｉｏｕｔが小さいので、過電流検出動作を行わなくても特段の支障は生じない。
＜総括＞
　以下では、上記で説明した種々の実施形態について総括的に述べる。
　例えば、本明細書中に開示されている電源制御装置は、入力電圧から出力電圧を生成するスイッチング電源を制御するように構成された電源制御装置であって、前記入力電圧の印加端とスイッチ電圧の印加端との間に接続されるＮチャネル型の上側トランジスタをオン／オフするように構成された上側ゲートドライバと、前記スイッチ電圧よりもブートキャパシタの充電電圧だけ高いブートストラップ電圧を生成して前記上側ゲートドライバに供給するように構成されたブートストラップ回路と、前記スイッチング電源を重負荷モード及び軽負荷モードのいずれかに切り替えるように構成されたコントローラと、を備え、前記ブートストラップ回路は、前記上側トランジスタのオン／オフに応じて前記ブートキャパシタの容量値を切替可能であり、前記コントローラは、前記重負荷モードでは前記ブートキャパシタの容量値切替制御を行い、前記軽負荷モードでは前記ブートキャパシタの容量値切替制御を停止するように、前記ブートストラップ回路を制御する構成（第１の構成）とされている。
　なお、上記第１の構成による電源制御装置は、前記スイッチ電圧の印加端と基準電位端との間に並列接続される複数の下側トランジスタをオン／オフするように構成された下側ゲートドライバを更に備え、前記コントローラは、前記軽負荷モードでは前記重負荷モードよりも前記複数の下側トランジスタの駆動数を減らすように、前記下側ゲートドライバを制御する構成（第２の構成）としてもよい。
　また、上記第２の構成による電源制御装置は、前記下側トランジスタに流れる下側電流を監視して下側過電流検出信号を生成するように構成された下側過電流検出回路と、前記下側過電流検出信号をマスクするように構成された下側マスク回路と、を更に備え、前記コントローラは、前記重負荷モードでは前記下側過電流検出信号をマスクせず、前記軽負荷モードでは前記下側過電流検出信号をマスクするように、前記下側マスク回路を制御する構成（第３の構成）としてもよい。
　また、上記第２又は第３の構成による電源制御装置は、前記上側トランジスタに流れる上側電流を監視して上側過電流検出信号を生成するように構成された上側過電流検出回路と、前記上側過電流検出信号をマスクするように構成された上側マスク回路と、を更に備え、前記コントローラは、前記重負荷モードでは前記上側過電流検出信号をマスクせず、前記軽負荷モードでは前記上側過電流検出信号をマスクするように、前記上側マスク回路を制御する構成（第４の構成）としてもよい。
　また、上記第１～第４いずれかの構成による電源制御装置において、前記ブートストラップ回路は、前記重負荷モードでは、前記上側トランジスタがオンされるときに前記ブートキャパシタの容量値を第１容量値からこれよりも小さい第２容量値に切り替え、前記上側トランジスタがオフされるときに前記ブートキャパシタの容量値を前記第２容量値から前記第１容量値に切り替える構成（第５の構成）としてもよい。
　また、上記第５の構成による電源制御装置において、前記ブートストラップ回路は、前記軽負荷モードでは、前記上側トランジスタのオン／オフに依ることなく前記ブートキャパシタの容量値を前記第１容量値に固定する構成（第６の構成）としてもよい。
　また、上記第１～第６いずれかの構成による電源制御装置において、前記コントローラは、前記重負荷モードでは所定のスイッチング周期で前記上側トランジスタをオンし、前記軽負荷モードでは前記出力電圧又はこれに応じた帰還電圧の低下を検出して前記上側トランジスタをオンするように、前記上側ゲートドライバを制御する構成（第７の構成）としてもよい。
　また、上記第１～第７いずれかの構成による電源制御装置は、前記スイッチ電圧を監視してゼロクロス検出信号のパルス生成を行うように構成されたゼロクロス検出回路を更に備え、前記コントローラは、前記ゼロクロス検出信号に応じて前記スイッチング電源を前記重負荷モードから前記軽負荷モードに切り替える構成（第８の構成）としてもよい。
　また、上記第８の構成による電源制御装置において、前記コントローラは、前記上側トランジスタをオフした後に前記ゼロクロス検出信号のパルス生成が行われることなく所定のスイッチング周期が経過したときに、前記スイッチング電源を前記軽負荷モードから前記重負荷モードに切り替える構成（第９の構成）としてもよい。
　また、例えば、本明細書中に開示されているスイッチング電源は、上記第１～第９いずれかの構成による電源制御装置を備える構成（第１０の構成）とされている。
＜その他の変形例＞
　なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換、及び、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
　　　１　　スイッチング電源
　　　１０　　電源制御装置（半導体装置）
　　　１１　　スイッチ出力段
　　　１２　　駆動回路
　　　１２１　　上側ゲートドライバ
　　　１２２　　下側ゲートドライバ
　　　１３　　ブートストラップ回路
　　　１４　　コントローラ
　　　１５　　ゼロクロス検出回路
　　　１６Ｈ　　上側過電流検出回路
　　　１６Ｌ　　下側過電流検出回路
　　　１７Ｈ　　上側マスク回路
　　　１７Ｌ　　下側マスク回路
　　　ＢＤ３　　ボディダイオード
　　　ＢＵＦ１　　バッファ
　　　Ｃ１、Ｃ１１、Ｃ１２　　キャパシタ
　　　ＣＡＰ　　キャパシタ回路（ブートキャパシタ）
　　　ＤＬＹ０　　遅延回路
　　　ＩＮＶ０、ＩＮＶ１、ＩＮＶ２　　インバータ
　　　Ｌ１　　インダクタ
　　　Ｎ１、Ｎ２、Ｎ５～Ｎ７　　トランジスタ（Ｎチャネル型ＭＯＳＦＥＴ）
　　　Ｐ１～Ｐ３　　トランジスタ（Ｐチャネル型ＭＯＳＦＥＴ）
　　　Ｔ１～Ｔ４　　外部端子
　　　Ｘ１、Ｘ２　　バッファ

Claims (10)

  1. 　入力電圧から出力電圧を生成するスイッチング電源を制御するように構成された電源制御装置であって、
    　前記入力電圧の印加端とスイッチ電圧の印加端との間に接続されるＮチャネル型の上側トランジスタをオン／オフするように構成された上側ゲートドライバと、
    　前記スイッチ電圧よりもブートキャパシタの充電電圧だけ高いブートストラップ電圧を生成して前記上側ゲートドライバに供給するように構成されたブートストラップ回路と、
    　前記スイッチング電源を重負荷モード及び軽負荷モードのいずれかに切り替えるように構成されたコントローラと、
    　を備え、
    　前記ブートストラップ回路は、前記上側トランジスタのオン／オフに応じて前記ブートキャパシタの容量値を切替可能であり、
    　前記コントローラは、前記重負荷モードでは前記ブートキャパシタの容量値切替制御を行い、前記軽負荷モードでは前記ブートキャパシタの容量値切替制御を停止するように、前記ブートストラップ回路を制御する、電源制御装置。
  2. 　前記スイッチ電圧の印加端と基準電位端との間に並列接続される複数の下側トランジスタをオン／オフするように構成された下側ゲートドライバを更に備え、
    　前記コントローラは、前記軽負荷モードでは前記重負荷モードよりも前記複数の下側トランジスタの並列駆動数を減らすように前記下側ゲートドライバを制御する、請求項１に記載の電源制御装置。
  3. 　前記下側トランジスタに流れる下側電流を監視して下側過電流検出信号を生成するように構成された下側過電流検出回路と、前記下側過電流検出信号をマスクするように構成された下側マスク回路と、を更に備え、
    　前記コントローラは、前記重負荷モードでは前記下側過電流検出信号をマスクせず、前記軽負荷モードでは前記下側過電流検出信号をマスクするように、前記下側マスク回路を制御する、請求項２に記載の電源制御装置。
  4. 　前記上側トランジスタに流れる上側電流を監視して上側過電流検出信号を生成するように構成された上側過電流検出回路と、前記上側過電流検出信号をマスクするように構成された上側マスク回路と、を更に備え、
    　前記コントローラは、前記重負荷モードでは前記上側過電流検出信号をマスクせず、前記軽負荷モードでは前記上側過電流検出信号をマスクするように、前記上側マスク回路を制御する、請求項２又は３に記載の電源制御装置。
  5. 　前記ブートストラップ回路は、前記重負荷モードでは、前記上側トランジスタがオンされるときに前記ブートキャパシタの容量値を第１容量値からこれよりも小さい第２容量値に切り替え、前記上側トランジスタがオフされるときに前記ブートキャパシタの容量値を前記第２容量値から前記第１容量値に切り替える、請求項１～４のいずれか一項に記載の電源制御装置。
  6. 　前記ブートストラップ回路は、前記軽負荷モードでは、前記上側トランジスタのオン／オフに依ることなく前記ブートキャパシタの容量値を前記第１容量値に固定する、請求項５に記載の電源制御装置。
  7. 　前記コントローラは、前記重負荷モードでは所定のスイッチング周期で前記上側トランジスタをオンし、前記軽負荷モードでは前記出力電圧又はこれに応じた帰還電圧の低下を検出して前記上側トランジスタをオンするように、前記上側ゲートドライバを制御する、請求項１～６のいずれか一項に記載の電源制御装置。
  8. 　前記スイッチ電圧を監視してゼロクロス検出信号のパルス生成を行うように構成されたゼロクロス検出回路を更に備え、
    　前記コントローラは、前記ゼロクロス検出信号に応じて前記スイッチング電源を前記重負荷モードから前記軽負荷モードに切り替える、請求項１～７のいずれか一項に記載の電源制御装置。
  9. 　前記コントローラは、前記上側トランジスタをオフした後に前記ゼロクロス検出信号のパルス生成が行われることなく所定のスイッチング周期が経過したときに、前記スイッチング電源を前記軽負荷モードから前記重負荷モードに切り替える、請求項８に記載の電源制御装置。
  10. 　請求項１～９のいずれか一項に記載の電源制御装置を備える、スイッチング電源。
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