JP2023082477A - ゲートドライバ、半導体装置、スイッチング電源 - Google Patents

Abstract

【課題】低リンギングと高スルーレートを両立する。
【解決手段】ゲートドライバ１２１は、入力電圧Ｖｉｎの印加端（ＰＶＩＮ）とスイッチ電圧Ｖｓｗの印加端（ＳＷ）との間に接続されるＮチャネル型の出力トランジスタＮ１のゲート容量を充放電する。ゲートドライバ１２１は、入力電圧Ｖｉｎを用いてゲート容量を充電する第１ドライバＤＲＶ１と、スイッチ電圧Ｖｓｗよりも高いブートストラップ電圧Ｖｂｓｔを用いてゲート容量を充電する第２ドライバＤＲＶ２と、を並列に備える。出力トランジスタＮ１をオンするときには、第１ドライバＤＲＶ１が第２ドライバＤＲＶ２よりも先にゲート容量の充電を開始し、第１ドライバＤＲＶ１によるゲート容量の充電が停止した後に第２ドライバＤＲＶ２がゲート容量の充電を開始する。
【選択図】図２

Description

本明細書中に開示されている発明は、ゲートドライバ、半導体装置、及び、スイッチング電源に関する。

近年、様々なアプリケーションの電源手段として、スイッチング電源が広く一般に用いられている。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２０１８－５７１００号公報

しかしながら、スイッチング電源などのスイッチ出力段を駆動する従来のゲートドライバでは、低リンギングと高スルーレート（高効率）を両立することが困難であった。

本明細書中に開示されている発明は、本願の発明者らによって見出された上記の課題に鑑み、低リンギングと高スルーレートを両立することのできるゲートドライバ、半導体装置、及び、スイッチング電源を提供することを目的とする。

例えば、本明細書中に開示されているゲートドライバは、入力電圧の印加端とスイッチ電圧の印加端との間に接続されるＮチャネル型の出力トランジスタのゲート容量を充放電するものであって、前記入力電圧を用いて前記ゲート容量を充電するように構成された第１ドライバと、前記スイッチ電圧よりも高いブートストラップ電圧を用いて前記ゲート容量を充電するように構成された第２ドライバと、を並列に備え、前記出力トランジスタをオンするときには、前記第１ドライバが前記第２ドライバよりも先に前記ゲート容量の充電を開始し、前記第１ドライバによる前記ゲート容量の充電が停止した後に前記第２ドライバが前記ゲート容量の充電を開始する。

なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。

本明細書中に開示されている発明によれば、低リンギングと高スルーレートを両立することのできるゲートドライバ、半導体装置、及び、スイッチング電源を提供することが可能となる。

図１は、スイッチング電源の全体構成を示す図である。 図２は、電源制御装置の第１実施形態を示す図である。 図３は、ゲート駆動制御の一例を示す図である。 図４は、低リンギングと高スルーレートの両立を示す図である。 図５は、電源制御装置の第２実施形態を示す図である。 図６は、検出回路の一構成例を示す図である。 図７は、電源制御装置の第３実施形態を示す図である。 図８は、電源制御装置の第４実施形態を示す図である。

＜スイッチング電源＞
図１は、スイッチング電源の全体構成を示す図である。本構成例のスイッチング電源１は、入力電圧Ｖｉｎを降圧して出力電圧Ｖｏｕｔを生成する非絶縁型の降圧ＤＣ／ＤＣコンバータ（いわゆるＢＵＣＫコンバータ）であり、電源制御装置１０とこれに外付けされる種々のディスクリート部品（本図ではインダクタＬ１及びキャパシタＣ１）を備える。

電源制御装置１０は、スイッチング電源１の制御主体となる半導体装置である。なお、電源制御装置１０は、装置外部との電気的な接続を確立するための手段として、複数の外部端子（本図では外部端子Ｔ１～Ｔ４）を備える。

外部端子Ｔ１（ＰＶＩＮピン）は、入力電圧Ｖｉｎの印加端に接続されている。外部端子Ｔ２（ＳＷピン）は、インダクタＬ１の第１端に接続されている。外部端子Ｔ３（ＦＢピン）は、インダクタＬ１の第２端及びキャパシタＣ１の第１端と共に、出力電圧Ｖｏｕｔの印加端に接続されている。なお、出力電圧Ｖｏｕｔの印加端と外部端子Ｔ３との間には、出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂを生成する分圧回路を設けてもよい。外部端子Ｔ４（ＰＧＮＤピン）及びキャパシタＣ１の第２端は、いずれもパワー系接地端（＝接地電圧ＰＧＮＤの印加端）に接続されている。

電源制御装置１０は、外部端子Ｔ３に帰還入力される出力電圧Ｖｏｕｔ（または帰還電圧Ｖｆｂ）が所望の目標値と一致するように内蔵のスイッチ出力段（不図示）をスイッチング駆動する。その結果、外部端子Ｔ２には、矩形波状のスイッチ電圧Ｖｓｗが生成される。なお、インダクタＬ１及びキャパシタＣ１は、スイッチ電圧Ｖｓｗを整流及び平滑して出力電圧Ｖｏｕｔを生成するための整流平滑回路として機能する。

＜電源制御装置（第１実施形態）＞
図２は、電源制御装置１０の第１実施形態を示す図である。本実施形態の電源制御装置１０は、スイッチ出力段１１と、駆動回路１２と、ブートストラップ回路１３と、コントローラ１４と、を集積化して成る。

なお、電源制御装置１０には、上記以外の機能ブロックを設けてもよい。例えば、電源制御装置１０には、内部基準電圧生成回路、通信Ｉ／Ｏ［input/output］回路、クロック生成回路、自己診断回路、及び、各種の異常保護回路（ＵＶＬＯ［under voltage locked out］、ＯＣＰ［over current protection］、ＯＶＤ［over voltage detection］、ＵＶＤ［under voltage detection］、ＳＣＰ［short circuit protection］、及び、ＴＳＤ［thermal shut down］）などを集積化してもよい。

スイッチ出力段１１は、トランジスタＮ１及びＮ２（例えばＮチャネル型ＭＯＳＦＥＴ［metal oxide semiconductor field effect transistor］）を含む。

トランジスタＮ１のドレインは、入力電圧Ｖｉｎの印加端（ＰＶＩＮピン）に接続されている。トランジスタＮ１のソースは、スイッチ電圧Ｖｓｗの印加端（ＳＷピン）に接続されている。トランジスタＮ１のゲートは、上側ゲート駆動信号ＨＧの印加端に接続されている。トランジスタＮ１は、上側ゲート駆動信号ＨＧがハイレベル（≒Ｖｂｓｔ）であるときにオン状態となり、上側ゲート駆動信号ＨＧがローレベル（≒Ｖｓｗ）であるときにオフ状態となる。トランジスタＮ１は、スイッチ出力段１１の上側トランジスタ（＝出力トランジスタ）として機能する。

トランジスタＮ２のドレインは、スイッチ電圧Ｖｓｗの印加端（ＳＷピン）に接続されている。トランジスタＮ２のソースは、パワー系接地端（ＰＧＮＤピン）に接続されている。トランジスタＮ２のゲートは、下側ゲート駆動信号ＬＧの印加端に接続されている。トランジスタＮ２は、下側ゲート駆動信号ＬＧがハイレベル（≒Ｖｉｎ）であるときにオン状態となり、下側ゲート駆動信号ＬＧがローレベル（≒ＰＧＮＤ）であるときにオフ状態となる。トランジスタＮ２は、スイッチ出力段１１の下側トランジスタ（＝同期整流トランジスタ）として機能する。

このように接続されたトランジスタＮ１及びＮ２は、上側ゲート駆動信号ＨＧ及び下側ゲート駆動信号ＬＧに応じて相補的にオン／オフされる。その結果、入力電圧Ｖｉｎと接地電圧ＰＧＮＤとの間でパルス駆動される矩形波状のスイッチ電圧Ｖｓｗが生成される。

なお、上記の「相補的」という文言は、トランジスタＮ１及びＮ２のオン／オフ状態が完全に逆転している場合だけでなく、貫通電流の発生を防止するためにトランジスタＮ１及びＮ２の同時オフ期間（いわゆるデッドタイム）が設けられている場合を包含するように広義に理解すべきである。

また、スイッチング電源１の整流方式は、必ずしも同期整流方式に限定されるものではなく、ダイオード整流方式を採用してもよい。その場合には、トランジスタＮ２に代えて整流ダイオードを用いてもよい。

駆動回路１２は、コントローラ１４から入力されるパルス制御信号ＰＷＭに応じてスイッチ出力段１１を駆動する回路ブロックであり、上側ゲートドライバ１２１と下側ゲートドライバ１２２を含む。

上側ゲートドライバ１２１は、パルス制御信号ＰＷＭの入力を受けて上側ゲート駆動信号ＨＧを出力することにより、トランジスタＮ１のゲート容量（例えば１００ｐＦ程度）を充放電する回路ブロックであって、遅延回路ＤＬＹ０と、バッファＸ１と、第１ドライバＤＲＶ１と、第２ドライバＤＲＶ２と、を含む。

遅延回路ＤＬＹ０は、トランジスタＮ１及びＮ２の同時オフ期間を設けるように、パルス制御信号ＰＷＭ（例えばローレベルからハイレベルへの立上りタイミング）に所定の遅延を与えて上側パルス制御信号ＨＧＣＴＬを生成する。

バッファＸ１は、ブートストラップ電圧Ｖｂｓｔとスイッチ電圧Ｖｓｗの供給を受けて動作し、遅延回路ＤＬＹ０から入力される上側パルス制御信号ＨＧＣＴＬに応じて上側ゲート制御信号ＳＸ１を生成する。上側ゲート制御信号ＳＸ１は、上側パルス制御信号ＨＧＣＴＬがハイレベル（≒Ｖｒｅｇ）であるときにハイレベル（≒Ｖｂｓｔ）となり、上側パルス制御信号ＨＧＣＴＬがローレベル（≒ＡＧＮＤ）であるときにローレベル（≒Ｖｓｗ）となる。

第１ドライバＤＲＶ１（＝プリＨＧドライバに相当）は、入力電圧Ｖｉｎを用いてトランジスタＮ１のゲート容量を充電する回路ブロックであって、トランジスタＮ３及びＮ４（例えばＮチャネル型ＭＯＳＦＥＴ）と、遅延回路ＤＬＹ１と、を含む。

トランジスタＮ３のドレインは、入力電圧Ｖｉｎの印加端（＝ＰＶＩＮピン）に接続されている。トランジスタＮ３のソース及びバックゲートは、いずれもトランジスタＮ４のソースに接続されている。トランジスタＮ３のゲートは、遅延回路ＤＬＹ１の出力端（＝遅延信号Ｓ１の印加端）に接続されている。なお、トランジスタＮ３には、ボディダイオードＢＤ１が付随する。具体的には、トランジスタＮ３のドレインがボディダイオードＢＤ１のカソードに相当し、トランジスタＮ３のソースがボディダイオードＢＤ１のアノードに相当する。

トランジスタＮ４のソース及びバックゲートは、いずれもトランジスタＮ３のソースに接続されている。トランジスタＮ４のドレインは、トランジスタＮ１のゲート（＝上側ゲート駆動信号ＨＧの印加端）に接続されている。トランジスタＮ４のゲートは、入力電圧Ｖｉｎの印加端（＝ＰＶＩＮピン）に接続されている。なお、トランジスタＮ４には、ボディダイオードＢＤ２が付随する。具体的には、トランジスタＮ４のドレインがボディダイオードＢＤ２のカソードに相当し、トランジスタＮ４のソースがボディダイオードＢＤ２のアノードに相当する。

なお、トランジスタＮ３は、トランジスタＮ１のゲートをＢＯＯＴ－ＳＷ電源レールで駆動するゲート駆動素子に相当する。一方、トランジスタＮ４は、上側ゲート駆動信号ＨＧ（延いてはスイッチ電圧Ｖｓｗ）に応じて第１ドライバＤＲＶ１の動作可否を切り替えるクランプ素子に相当する。

遅延回路ＤＬＹ１は、第１ドライバＤＲＶ１の動作タイミングを調整するように、上側ゲート制御信号ＳＸ１に所定の遅延を与えて遅延信号Ｓ１を生成する。例えば、上側ゲート制御信号ＳＸ１がハイレベルに立ち上げられたときには、遅延信号Ｓ１が遅滞なくハイレベルに立ち上げられる。一方、上側ゲート制御信号ＳＸ１がローレベルに立ち下げられたときには、遅延信号Ｓ１が遅延時間ｔｄ１Ｆだけ遅れてローレベルに立ち下げられる。遅延時間ｔｄ１Ｆの設定手段としては、ＣＲタイマなどを用いてもよい。

第２ドライバＤＲＶ２（＝ＰチャネルＨＧドライバに相当）は、スイッチ電圧Ｖｓｗよりも高いブートストラップ電圧Ｖｂｓｔを用いてトランジスタＮ１のゲート容量を充電する回路ブロックであって、トランジスタＰ１（例えばＰチャネル型ＭＯＳＦＥＴ）と、トランジスタＮ５（例えばＮチャネル型ＭＯＳＦＥＴ）と、遅延回路ＤＬＹ２と、を含む。

トランジスタＰ１のソース及びバックゲートは、いずれもブートストラップ電圧Ｖｂｓｔの印加端（＝ＢＯＯＴノード）に接続されている。トランジスタＰ１及びＮ５それぞれのドレインは、トランジスタＮ１のゲート（＝上側ゲート駆動信号ＨＧの印加端）に接続されている。トランジスタＮ５のソース及びバックゲートは、いずれもスイッチ電圧Ｖｓｗの印加端（＝ＳＷピン）に接続されている。トランジスタＰ１及びＮ５それぞれのゲートは、遅延回路ＤＬＹ２の出力端（＝遅延信号Ｓ２の印加端）に接続されている。

このように接続されたトランジスタＰ１及びＮ５は、遅延信号Ｓ２の論理レベルを反転して上側ゲート駆動信号ＨＧを生成するインバータを形成する。従って、上側ゲート駆動信号ＨＧは、遅延信号Ｓ２がハイレベル（＝Ｖｂｓｔ）であるときにローレベル（＝Ｖｓｗ）となり、遅延信号Ｓ２がローレベル（＝Ｖｓｗ）であるときにハイレベル（＝Ｖｂｓｔ）となる。

遅延回路ＤＬＹ２は、第２ドライバＤＲＶ２の動作タイミングを調整するように、上側ゲート制御信号ＳＸ１に所定の遅延を与えつつ、上側ゲート制御信号ＳＸ１の論理レベルを反転させて遅延信号Ｓ２を生成する。例えば、上側ゲート制御信号ＳＸ１がハイレベルに立ち上げられたときには、遅延信号Ｓ２が遅延時間ｔｄ２Ｒだけ遅れてローレベルに立ち下げられる。一方、上側ゲート制御信号ＳＸ１がローレベルに立ち下げられたときには、遅延信号Ｓ２が遅延時間ｔｄ２Ｆだけ遅れてハイレベルに立ち上げられる。遅延時間ｔｄ２Ｒ及びｔｄ２Ｆの設定手段としては、ＣＲタイマなどを用いてもよい。

より機能的に述べると、遅延回路ＤＬＹ２は、上側ゲート制御信号ＳＸ１がハイレベル（＝トランジスタＮ１をオンするときの論理レベル）となってから遅延時間ｔｄ２Ｒが経過した後に第２ドライバＤＲＶ２がゲート容量の充電を開始するように構成されている。

このように、上側ゲートドライバ１２１は、第１ドライバＤＲＶ１と第２ドライバＤＲＶ２を並列に備えている。本構成の技術的意義については、後ほど詳細に説明する。

下側ゲートドライバ１２２は、パルス制御信号ＰＷＭ（＝下側パルス制御信号ＬＧＣＴＬ）の入力を受けて下側ゲート駆動信号ＬＧを出力する回路ブロックであり、バッファＸ２とインバータＩＮＶ１を含む。

バッファＸ２は、入力電圧Ｖｉｎと接地電圧ＰＧＮＤの供給を受けて動作し、コントローラ１４から入力されるパルス制御信号ＰＷＭ（＝下側パルス制御信号ＬＧＣＴＬ）に応じて下側ゲート制御信号ＳＸ２を生成する。下側ゲート制御信号ＳＸ２は、下側パルス制御信号ＬＧＣＴＬがハイレベル（≒Ｖｒｅｇ）であるときにハイレベル（≒Ｖｉｎ）となり、下側パルス制御信号ＬＧＣＴＬがローレベル（≒ＡＧＮＤ）であるときにローレベル（≒ＰＧＮＤ）となる。

インバータＩＮＶ１は、下側ゲート制御信号ＳＸ２の論理レベルを反転して下側ゲート駆動信号ＬＧを生成する。なお、下側ゲート駆動信号ＬＧは、下側ゲート制御信号ＳＸ２がハイレベル（≒Ｖｉｎ）であるときにローレベル（≒ＰＧＮＤ）となり、下側ゲート制御信号ＳＸ２がローレベル（≒ＰＧＮＤ）であるときにハイレベル（≒Ｖｉｎ）となる。

ブートストラップ回路１３は、スイッチ電圧Ｖｓｗよりも高いブートストラップ電圧Ｖｂｓｔを生成する回路ブロックであって、トランジスタＰ２（例えばＰチャネル型ＭＯＳＦＥＴ）と、キャパシタ回路ＣＡＰと、を含む。

トランジスタＰ２のドレインは、入力電圧Ｖｉｎの印加端（ＰＶＩＮピン）に接続されている。トランジスタＰ２のドレインは、内部電源電圧Ｖｒｅｆ（例えば５Ｖ）の印加端に接続してもよい。トランジスタＰ２のソース及びバックゲートは、いずれもブートストラップ電圧Ｖｂｓｔの印加端（＝ＢＯＯＴノード）に接続されている。トランジスタＰ２のゲートには、コントローラ１４からブートストラップ制御信号Ｓ４が入力されている。

なお、トランジスタＰ２は、基本的にトランジスタＮ２と同期してオン／オフされる。より具体的に述べると、トランジスタＰ２は、トランジスタＮ２のオン期間（＝スイッチ電圧Ｖｓｗのローレベル期間）にオン状態となり、トランジスタＮ２のオフ期間（＝スイッチ電圧Ｖｓｗのハイレベル期間）にオフ状態となる。

また、トランジスタＰ２には、ボディダイオードＢＤ３が付随する。具体的には、トランジスタＰ２のドレインがボディダイオードＢＤ３のアノードに相当し、トランジスタＰ２のソースがボディダイオードＢＤ３のカソードに相当する。なお、ブートストラップ回路１３を形成する整流素子として、ボディダイオードＢＤ３のみを用いる場合には、トランジスタＰ２のゲート・ソース間をショートしておけばよい。

また、キャパシタ回路ＣＡＰは、ブートストラップ電圧Ｖｂｓｔの印加端（＝ＢＯＯＴノード）とスイッチ電圧Ｖｓｗの印加端（＝ＳＷピン）との間に接続されており、その両端間（＝ＢＯＯＴ－ＳＷ間）に充電電圧Ｖｃａｐを蓄える。

従って、先述のブートストラップ電圧Ｖｂｓｔは、スイッチ電圧Ｖｓｗよりも常に充電電圧Ｖｃａｐだけ高い電圧（≒Ｖｓｗ＋Ｖｃａｐ）となる。具体的に述べると、スイッチ電圧Ｖｓｗのハイレベル期間（Ｖｓｗ≒Ｖｉｎ、Ｎ１＝ＯＮ、Ｎ２＝ＯＦＦ）には、Ｖｂｓｔ≒Ｖｉｎ＋Ｖｃａｐとなる。一方、スイッチ電圧Ｖｓｗのローレベル期間（Ｖｓｗ≒ＰＧＮＤ、Ｎ１＝ＯＦＦ、Ｎ２＝ＯＮ）には、Ｖｂｓｔ≒ＰＧＮＤ＋Ｖｃａｐとなる。

なお、ブートストラップ回路１３の整流素子としてトランジスタＰ２をオン／オフする場合には、Ｖｃａｐ≒Ｖｉｎ－Ｖｄｓ（ただし、ＶｄｓはトランジスタＰ２のドレイン・ソース間電圧）となる。一方、トランジスタＰ２を常にオフ状態とし、ブートストラップ回路１３の整流素子としてボディダイオードＢＤ３のみを用いる場合には、Ｖｃａｐ≒Ｖｉｎ－Ｖｆ（ただし、ＶｆはボディダイオードＢＤ３の順方向降下電圧）となる。

このようにして生成されるブートストラップ電圧Ｖｂｓｔは、駆動回路１２（特に上側ゲートドライバ１２１）に供給されており、上側ゲート駆動信号ＨＧのハイレベル（＝トランジスタＮ１をオンするためのゲート電圧）として用いられる。すなわち、トランジスタＮ１のオン期間には、上側ゲート駆動信号ＨＧのハイレベル（≒Ｖｂｓｔ）がスイッチ電圧Ｖｓｗのハイレベル（≒Ｖｉｎ）よりも高い電圧値（≒Ｖｉｎ＋Ｖｃａｐ）まで引き上げられる。従って、トランジスタＮ１のゲート・ソース間電圧（＝ＨＧ－ＳＷ）を高めてトランジスタＮ１を確実にオンすることが可能となる。

ところで、キャパシタ回路ＣＡＰを電源制御装置１０に内蔵すれば、外付けのディスクリート部品を削減することが可能となる。しかしながら、ＩＣ内蔵型のキャパシタ回路ＣＡＰは、その容量値を十分に確保することが難しい。

そのため、仮に、キャパシタ回路ＣＡＰに何の工夫もせず、キャパシタ回路ＣＡＰとして単一のキャパシタ素子を内蔵した場合には、トランジスタＮ１のオン遷移に伴い、キャパシタ回路ＣＡＰに蓄えられた電荷がトランジスタＮ１に付随するゲート容量の充電で吸い取られてしまい、ブートストラップ電圧Ｖｂｓｔが低下してトランジスタＮ１のゲート駆動（特にフルオン）に支障を生じるおそれがある。

そこで、本実施形態の電源制御装置１０では、キャパシタ回路ＣＡＰが小容量であってもトランジスタＮ１のゲート駆動に支障を生じにくいように、キャパシタ回路ＣＡＰがいわゆるダブラーキャパシタ（＝電圧ダブラー）として構成されている。

本図に即して述べると、キャパシタ回路ＣＡＰは、上側ゲート制御信号ＳＸ１の入力を受け付けており、トランジスタＮ１のゲート容量の充放電に同期して容量値を可変制御することができるように、キャパシタＣ１１及びＣ１２と、トランジスタＮ６及びＮ７と、トランジスタＰ３と、遅延回路ＤＬＹ３と、インバータＩＮＶ２と、を含む。

キャパシタＣ１１の第１端とトランジスタＰ３のソースは、いずれもブートストラップ電圧Ｖｂｓｔの印加端（＝ＢＯＯＴノード）に接続されている。キャパシタＣ１１の第２端は、トランジスタＮ６及びＮ７それぞれのドレインに接続されている。トランジスタＮ７及びＰ３それぞれのゲートは、いずれもダブラー制御信号ＤＢＬＲの印加端に接続されている。トランジスタＮ６のゲートは、反転ダブラー制御信号ＸＤＢＬＲ（＝ダブラー制御信号ＤＢＬＲの論理反転信号に相当）の印加端に接続されている。トランジスタＮ７のソースとトランジスタＰ３のドレインは、いずれもキャパシタＣ１２の第１端に接続されている。トランジスタＮ６のソースとキャパシタＣ１２の第２端は、いずれもスイッチ電圧Ｖｓｗの印加端（＝ＳＷピン）に接続されている。

遅延回路ＤＬＹ３は、キャパシタ回路ＣＡＰの動作タイミング（＝容量値の切替タイミング）を調整するように、上側ゲート制御信号ＳＸ１に所定の遅延を与えて遅延信号Ｓ３（＝ダブラー制御信号ＤＢＬＲに相当）を生成する。例えば、上側ゲート制御信号ＳＸ１がハイレベルに立ち上げられたときには、ダブラー制御信号ＤＢＬＲが遅延時間ｔｄ３Ｒ（＞ｔｄ２Ｒ）だけ遅れてハイレベルに立ち上げられる。一方、上側ゲート制御信号ＳＸ１がローレベルに立ち下げられたときには、ダブラー制御信号ＤＢＬＲが遅滞なくローレベルに立ち下げられる。なお、遅延時間ｔｄ３Ｒの設定手段としては、ＣＲタイマなどを用いてもよい。

インバータＩＮＶ２は、ダブラー制御信号ＤＢＬＲの論理レベルを反転して反転ダブラー制御信号ＸＤＢＬＲを生成する。なお、反転ダブラー制御信号ＸＤＢＬＲは、ダブラー制御信号ＤＢＬＲがハイレベル（≒Ｖｂｓｔ）であるときにローレベル（≒Ｖｓｗ）となり、ダブラー制御信号ＤＢＬＲがローレベル（≒Ｖｓｗ）であるときにハイレベル（≒Ｖｂｓｔ）となる。

トランジスタＮ６は、反転ダブラー制御信号ＸＤＢＬＲがハイレベル（≒Ｖｂｓｔ）であるときにオン状態となり、反転ダブラー制御信号ＸＤＢＬＲがローレベル（≒Ｖｓｗ）であるときにオフ状態となる。言い換えると、トランジスタＮ６は、ダブラー制御信号ＤＢＬＲがハイレベル（≒Ｖｂｓｔ）であるときにオフ状態となり、ダブラー制御信号ＤＢＬＲがローレベル（≒Ｖｓｗ）であるときにオン状態となる。

トランジスタＮ７は、ダブラー制御信号ＤＢＬＲがハイレベル（≒Ｖｂｓｔ）であるときにオン状態となり、ダブラー制御信号ＤＢＬＲがローレベル（≒Ｖｓｗ）であるときにオフ状態となる。

トランジスタＰ３は、ダブラー制御信号ＤＢＬＲがハイレベル（≒Ｖｂｓｔ）であるときにオフ状態となり、ダブラー制御信号ＤＢＬＲがローレベル（≒Ｖｓｗ）であるときにオン状態となる。

すなわち、トランジスタＮ６、Ｎ７及びＰ３それぞれのオン／オフ切替タイミングは、ダブラー制御信号ＤＢＬＲに応じて制御される。

特に、本実施形態のキャパシタ回路ＣＡＰは、その動作状態として、トランジスタＮ６及びＰ３がオンしてトランジスタＮ７がオフした第１動作状態（＝並列キャパシタ状態）と、これとは逆に、トランジスタＮ６及びＰ３がオフしてトランジスタＮ７がオンした第２動作状態（＝直列キャパシタ状態）を取り得る。以下、それぞれの動作状態について、詳細に説明する。

まず、トランジスタＮ６及びＰ３がオンしてトランジスタＮ７がオフした第１動作状態（＝並列キャパシタ状態）を考える。この場合、キャパシタＣ１１及びＣ１２がブートストラップ電圧Ｖｂｓｔの印加端（＝ＢＯＯＴノード）とスイッチ電圧Ｖｓｗの印加端（＝ＳＷピン）との間に並列接続された形となる。従って、キャパシタ回路ＣＡＰの合成容量値Ｃｃａｐ１は、Ｃｃａｐ１＝Ｃ１１＋Ｃ１２として求めることができる。具体例を挙げると、Ｃ１１＝Ｃ１２＝７５ｐＦである場合には、Ｃｃａｐ２＝１５０ｐＦとなる。このような第１動作状態では、キャパシタＣ１１及びＣ１２それぞれが並列に充電される。

次に、上記した第１動作状態から、トランジスタＮ６及びＰ３がオフしてトランジスタＮ７がオンした第２動作状態に遷移した場合を考える。この場合、キャパシタＣ１１及びＣ１２は、ブートストラップ電圧Ｖｂｓｔの印加端（＝ＢＯＯＴノード）とスイッチ電圧Ｖｓｗの印加端（＝ＳＷピン）との間に直列接続された形となる。従って、キャパシタ回路ＣＡＰの合成容量値Ｃｃａｐ２は、Ｃｃａｐ２＝（Ｃ１１・Ｃ１２）／（Ｃ１１＋Ｃ１２）に引き下げられる。具体例を挙げると、Ｃ１１＝Ｃ１２＝７５ｐＦである場合には、Ｃｃａｐ２＝３７．５ｐＦとなる。

このとき、キャパシタＣ１１及びＣ１２には、それぞれ、上記した第１動作状態で蓄えられた電荷が保持されている。従って、第２動作状態への遷移直前におけるキャパシタＣ１１及びＣ１２それぞれの両端間電圧をＶＣとすると、第１動作状態から第２動作状態への遷移直後には、ブートストラップ電圧Ｖｂｓｔが（ＶＣ＋Ｖｓｗ）から（２ＶＣ＋Ｖｓｗ）まで持ち上げられる。すなわち、両端間電圧ＶＣの２倍昇圧が実現される。

なお、キャパシタＣ１１及びＣ１２それぞれの容量値を増やすほど、ブートストラップ電圧Ｖｂｓｔをより高く持ち上げることができる反面、電源制御装置１０のチップに占めるレイアウト面積が大きくなる。そのため、両者のトレードオフを考慮し、例えば、第２動作状態におけるキャパシタ回路ＣＡＰの合成容量値Ｃｃａｐ２（＝（Ｃ１１・Ｃ１２）／（Ｃ１１＋Ｃ１２））がトランジスタＮ１のゲート容量（例えば１００ｐＦ）の１／２程度となるように、キャパシタＣ１１及びＣ１２それぞれの容量値を設定するとよい。

もちろん、キャパシタ回路ＣＡＰの構成については、必ずしも上記に限定されるものではなく、両端間電圧ＶＣのｍ倍昇圧（ただしｍ＞１）を実現し得る構成であればよい。

また、キャパシタ回路ＣＡＰを電源制御装置１０に内蔵するのではなく、ディスクリートのキャパシタ素子を電源制御装置１０に外付けすることも可能である。その場合には、ブートストラップ電圧Ｖｂｓｔの印加端（＝ＢＯＯＴノード）をＢＯＯＴピンとして電源制御装置１０の外部に引き出せばよい。

コントローラ１４は、内部電源電圧Ｖｒｅｇ（例えば５Ｖ）の供給を受けて動作し、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔが生成されるようにパルス制御信号ＰＷＭを生成する。なお、出力電圧Ｖｏｕｔの出力帰還制御方式については、任意の周知技術（電圧モード制御、電流モード制御、ヒステリシス制御（リップル制御）など）を適用すればよいので、詳細な説明は省略する。

図３は、本実施形態の電源制御装置１０によるゲート駆動制御の一例を示す図であり、紙面の上から順に、上側ゲート制御信号ＳＸ１、遅延信号Ｓ１～Ｓ３、トランジスタＮ１のゲート・ソース間電圧（＝ＨＧ－ＳＷ）、及び、トランジスタＮ２のゲート・ソース間電圧（＝ＬＧ－ＰＧＮＤ）がそれぞれ描写されている。

時刻ｔ１において、上側ゲート制御信号ＳＸ１がハイレベルに立ち上がると、遅延信号Ｓ１が遅滞なくハイレベルに立ち上がる。従って、第１ドライバＤＲＶ１では、トランジスタＮ３がオン状態となる。また、この時点では、上側ゲート駆動信号ＨＧがローレベル（＜Ｖｉｎ）なので、トランジスタＮ４もオン状態となる。その結果、入力電圧Ｖｉｎの印加端からトランジスタＮ３及びＮ４を介してトランジスタＮ１のゲートに至る充電電流経路が導通する。

一方、時刻ｔ１において、上側ゲート制御信号ＳＸ１がハイレベルに立ち上がっても、遅延信号Ｓ２は、遅延時間ｔｄ２Ｒが経過するまでハイレベルに維持される。なお、本図では、図示の便宜上、遅延信号Ｓ２がトランジスタＰ１及びＮ５それぞれのゲートに共通して入力されるように描写したが、実際の挙動は少々異なる。

具体的に述べると、上側ゲート制御信号ＳＸ１がハイレベルに立ち上がるタイミングでは、トランジスタＮ３及びＮ４が遅滞なくオンしてトランジスタＮ５が遅滞なくオフする一方、トランジスタＰ１が遅延時間ｔｄ２Ｒの経過後にオンする。また、上側ゲート制御信号ＳＸ１がローレベルに立ち下がるタイミングでは、トランジスタＮ３、Ｎ４及びＰ１が遅滞なくオフしてトランジスタＮ５が遅滞なくオンする。

従って、トランジスタＮ１をオンするときには、第１ドライバＤＲＶ１が第２ドライバＤＲＶ２よりも先に入力電圧Ｖｉｎを用いてゲート容量の充電を開始する。その結果、トランジスタＮ１のゲート・ソース間電圧（＝ＨＧ－ＳＷ）が急峻に引き上げられる。この状態は、上側ゲート駆動信号ＨＧの強ドライブ状態に相当する。

なお、時刻ｔ１では、遅延信号Ｓ３（＝ダブラー制御信号ＤＢＬＲ）がローレベルに維持される。従って、キャパシタ回路ＣＡＰは、第１動作状態（＝並列キャパシタ状態）のままとなる。

トランジスタＮ１のゲート容量が充電されてトランジスタＮ１のオン抵抗が低下していくと、スイッチ電圧Ｖｓｗが上昇する。そして、時刻ｔ２において、入力電圧Ｖｉｎとスイッチ電圧Ｖｓｗとの差がトランジスタＮ４のオン閾値電圧よりも低くなると、トランジスタＮ４が特段の制御を要することなくオフ状態となる。すなわち、入力電圧Ｖｉｎを用いた第１ドライバＤＲＶ１のゲート充電動作が自動的に終了する。その結果、トランジスタＮ１のゲート・ソース電圧（＝ＨＧ－ＳＷ）が上昇せずに停滞するようになる。この状態は、上側ゲート駆動信号ＨＧの弱ドライブ状態に相当する。

なお、時刻ｔ２では、遅延信号Ｓ３（＝ダブラー制御信号ＤＢＬＲ）が引き続きローレベルに維持される。従って、キャパシタ回路ＣＡＰは、第１動作状態（＝並列キャパシタ状態）のままとなる。

その後、時刻ｔ３において、遅延時間ｔｄ２Ｒが経過すると、遅延信号Ｓ２がローレベルに立ち下がる。従って、第２ドライバＤＲＶ２では、トランジスタＰ１がオン状態となるので、ブートストラップ電圧Ｖｂｓｔの印加端（＝ＢＯＯＴノード）からトランジスタＰ１を介してトランジスタＮ１のゲートに至る充電電流経路が導通する。つまり、第１ドライバＤＲＶ１によるゲート容量の充電が停止した後に第２ドライバＤＲＶ２がゲート容量の充電を開始する。その結果、トランジスタＮ１のゲート・ソース間電圧（＝ＨＧ－ＳＷ）が再び急峻に上昇し始める。この状態は、上側ゲート駆動信号ＨＧの強ドライブ状態に相当する。

このように、第１ドライバＤＲＶ１と第２ドライバＤＲＶ２を並列に備える構成であれば、トランジスタＮ１のオン遷移時に入力電圧Ｖｉｎを用いて上側ゲート駆動信号ＨＧをある程度まで事前に引き上げておくことができる。従って、ブートストラップ電圧Ｖｂｓｔの印加端（＝ＢＯＯＴノード）から消費される電荷が減るので、キャパシタ回路ＣＡＰの容量値を大幅に削減する（延いては素子サイズを縮小する）ことが可能となる。

ところで、高スルーレート（高効率）を優先して上側ゲート駆動信号ＨＧのドライブ能力を単純に引き上げただけでは、スイッチ電圧Ｖｓｗにリンギングを生じ易くなるので、ＥＭＩ／ＥＭＣ［electro magnetic interference/ electro magnetic compatibility］特性が悪化する。一方、低リンギングを優先して上側ゲート駆動信号ＨＧのドライブ能力を単純に引き下げただけでは、スルーレートが低下するので効率が悪化する。

なお、低リンギングと高スルーレート（高効率）を両立するためには、上側ゲート駆動信号ＨＧのドライブ能力を多段階に切り替えることが考えられる。しかしながら、上側ゲート駆動信号ＨＧの上昇速度は、トランジスタＮ１の温度特性及び電源電圧特性のばらつき等により大きく変化する。そのため、ドライブ能力の切替タイミングをタイマ制御のみで最適に設定することは難しい。

一方、本実施形態の電源制御装置１０であれば、先にも述べた通り、第１ドライバＤＲＶ１のゲート充電動作がスイッチ電圧Ｖｓｗの上昇に伴って自動的に終了する。従って、先述の遅延時間ｔｄ２Ｒを適切に調整しておくだけで、上側ゲート駆動信号ＨＧのドライブ能力を容易かつ自然に多段階駆動（強ドライブ状態→弱ドライブ状態→強ドライブ状態の３段階駆動）することができる。なお、遅延時間ｔｄ２Ｒは、第１ドライバＤＲＶ１のゲート充電動作が終了するまでの所要時間よりも長ければよいので、さほど厳密に設定する必要がなく、多少のばらつきは許容され得る。

図４は、本実施形態の電源制御装置１０による低リンギングと高スルーレートの両立を示す図である。なお、実線は本実施形態の電源制御装置１０で生成されるスイッチ電圧Ｖｓｗの立ち上がり挙動を示している。一方、破線は第１ドライバＤＲＶ１を具備しない一般的な電源制御装置で生成されるスイッチ電圧Ｖｓｗの立ち上がり挙動を示している。

両者を比較すれば明らかなように、本実施形態の電源制御装置１０を用いれば、低リンギングと高スルーレートを両立することが可能となる。

図３に戻り、本実施形態の電源制御装置１０によるゲート駆動制御（特に、時刻ｔ４以降）の説明を続ける。

時刻ｔ４において、遅延時間ｔｄ３Ｒが経過すると、遅延信号Ｓ３（＝ダブラー制御信号ＤＢＬＲ）がハイレベルに立ち上がる。従って、キャパシタ回路ＣＡＰが第１動作状態（＝並列キャパシタ状態）から第２動作状態（＝直列キャパシタ状態）に切り替わる。このような切替制御により、ブートストラップ電圧Ｖｂｓｔを（ＶＣ＋Ｖｓｗ）から（２ＶＣ＋Ｖｓｗ）まで持ち上げてフルドライブすることができる。

なお、遅延時間ｔｄ３Ｒは、第２ドライバＤＲＶ２がゲート容量の充電を開始した後にキャパシタ回路ＣＡＰが第１動作状態（＝並列キャパシタ状態）から第２動作状態（＝直列キャパシタ状態）に切り替わるように設定するとよい。

さらに言うと、遅延時間ｔｄ３Ｒは、上側ゲート駆動信号ＨＧが上昇し始めてからプラトー電圧Ｖｐ１に達するまでの所要時間以上に設定することが望ましい。なお、プラトー電圧Ｖｐ１は、トランジスタＮ１のミラー容量が充放電され始めて、上側ゲート駆動信号ＨＧの上昇が停滞状態に至るときの電圧値である。

このように、第１動作状態（＝並列キャパシタ状態）のキャパシタ回路ＣＡＰとトランジスタＮ１のゲート容量との間における電荷再分配が平衡状態に達してから、キャパシタ回路ＣＡＰを第２動作状態（＝直列キャパシタ状態）に切り替えることにより、第１動作状態（＝並列キャパシタ状態）のキャパシタ回路ＣＡＰに蓄えられている電荷をトランジスタＮ１のゲート充電動作に最大限利用することが可能となる。

時刻ｔ５において、上側ゲート制御信号ＳＸ１がローレベルに立ち下がると、遅延信号Ｓ３（＝ダブラー制御信号ＤＢＬＲ）が遅滞なくローレベルに立ち下がる。従って、キャパシタ回路ＣＡＰが第２動作状態（＝直列キャパシタ状態）から第１状態（＝並列キャパシタ状態）に切り替わる。

一方、時刻ｔ５において、上側ゲート制御信号ＳＸ１がローレベルに立ち下がっても、遅延時間ｔｄ１Ｆ及びｔｄ２Ｆ（本図ではｔｄ１Ｆ＝ｔｄ２Ｆ）が経過するまで、遅延信号Ｓ１がハイレベルに維持されて、遅延信号Ｓ２がローレベルに維持される。従って、トランジスタＮ１がオン状態に維持されたままとなる。

このように、トランジスタＮ１をオフする前（＝ゲート容量の放電を開始する前）に、キャパシタ回路ＣＡＰを第２動作状態（＝直列キャパシタ状態）から第１状態（＝並列キャパシタ状態）に切り替えることにより、トランジスタＮ１のゲート容量に蓄えられた電荷の一部をキャパシタ回路ＣＡＰで回収することができる。従って、入力電圧Ｖｉｎの印加端からキャパシタ回路ＣＡＰに流れる充電電流を削減することができるので、電荷の利用効率を高めることが可能となる。特に、電源制御装置１０のスイッチング周波数が高いほど効果が高くなる。

時刻ｔ６において、遅延時間ｔｄ１Ｆ及びｔｄ２Ｆが経過すると、遅延信号Ｓ１がローレベルに立ち下がり、遅延信号Ｓ２がハイレベルに立ち上がる。従って、第２ドライバＤＲＶ２では、トランジスタＮ５がオン状態となるので、トランジスタＮ１のゲートからトランジスタＮ５を介してスイッチ電圧Ｖｓｗの印加端に至る放電電流経路が導通する。

なお、遅延時間ｔｄ２Ｆは、キャパシタ回路ＣＡＰが第２動作状態（＝直列キャパシタ状態）から第１状態（＝並列キャパシタ状態）に切り替えられた後にゲート容量の放電を開始するように設定するとよい。

さらに言うと、遅延時間ｔｄ２Ｆは、上側ゲート駆動信号ＨＧが低下し始めてからプラトー電圧Ｖｐ２に達するまでの所要時間以上に設定することが望ましい。なお、プラトー電圧Ｖｐ２は、トランジスタＮ１のミラー容量が充放電され始めて、上側ゲート駆動信号ＨＧの低下が停滞状態に至るときの電圧値である。

このように、第２動作状態（＝直列キャパシタ状態）のキャパシタ回路ＣＡＰとトランジスタＮ１のゲート容量との間における電荷再分配が平衡状態に達してから、トランジスタＮ１のゲート容量を放電し始めることにより、トランジスタＮ１のゲート容量に蓄えられている電荷をキャパシタ回路ＣＡＰに最大限回収することが可能となる。

＜電源制御装置（第２実施形態）＞
図５は、電源制御装置１０の第２実施形態（＝第２ドライバＤＲＶ２の第１変形例）を示す図である。本実施形態の電源制御装置１０は、先出の第１実施形態（図２）を基本としつつ、第２ドライバＤＲＶ２の構成に変更が加えられている。

本図に即して述べると、第２ドライバＤＲＶ２は、先出の遅延回路ＤＬＹ２に代えて、検出回路ＤＥＴと、否定論理積ゲートＮＡＮＤと、を含む。

検出回路ＤＥＴは、ブートストラップ電圧Ｖｂｓｔとスイッチ電圧Ｖｓｗの供給を受けて動作し、スイッチ電圧Ｖｓｗが閾値電圧Ｖｔｈを上回ったことを検出して検出信号Ｓ２ａを出力する。例えば、検出信号Ｓ２ａは、スイッチ電圧Ｖｓｗが閾値電圧Ｖｔｈよりも低いときにローレベル（≒Ｖｓｗ）となり、スイッチ電圧Ｖｓｗが閾値電圧Ｖｔｈよりも高いときにハイレベル（≒Ｖｂｓｔ）となる。なお、本図で示したように、検出回路ＤＥＴとしては、入力端が入力電圧Ｖｉｎの印加端に接続されたインバータを用いてもよい。

否定論理積ゲートＮＡＮＤは、上側ゲート制御信号ＳＸ１と検出信号Ｓ２ａとの否定論理積信号Ｓ２ｂを出力する。否定論理積信号Ｓ２ｂは、上側ゲート制御信号ＳＸ１及び検出信号Ｓ２ａの少なくとも一方がローレベル（≒Ｖｓｗ）であるときにハイレベル（≒Ｖｂｓｔ）となり、上側ゲート制御信号ＳＸ１及び検出信号Ｓ２ａの双方がハイレベル（≒Ｖｂｓｔ）であるときにローレベル（≒Ｖｓｗ）となる。

トランジスタＰ１及びＮ５それぞれのゲートには、先出の遅延信号Ｓ２に代えて、否定論理積信号Ｓ２ｂが入力されている。従って、否定論理積信号Ｓ２ｂがローレベル（≒Ｖｓｗ）であるときには、トランジスタＰ１がオン状態となり、トランジスタＮ５がオフ状態となる。一方、否定論理積信号Ｓ２ｂがハイレベル（≒Ｖｂｓｔ）であるときには、トランジスタＰ１がオフ状態となり、トランジスタＮ５がオン状態となる。

すなわち、本実施形態の第２ドライバＤＲＶ２では、上側ゲート制御信号ＳＸ１がハイレベル（＝トランジスタＮ１をオンするときの論理レベル）に立ち上げられてから、遅延時間ｔｄ２Ｒを計時するのではなく、スイッチ電圧Ｖｓｗが閾値電圧Ｖｔｈを上回ったことを検出して、トランジスタＮ１のゲート容量を充電し始める。このような構成を採用しても、先出の第１実施形態（図２）と同様の作用・効果を享受することが可能である。

＜検出回路＞
図６は、検出回路ＤＥＴの一構成例を示す図である。本構成例の検出回路ＤＥＴは、トランジスタＰ４（例えばＰチャネル型ＭＯＳＦＥＴ）と、トランジスタＮ８（例えばＮチャネル型ＭＯＳＦＥＴ）と、を含む。

トランジスタＰ４のソース及びバックゲートは、いずれもブートストラップ電圧Ｖｂｓｔの印加端（＝ＢＯＯＴノード）に接続されている。トランジスタＰ４及びＮ８それぞれのドレインは、検出信号Ｓ２ａの印加端に接続されている。トランジスタＮ８のソース及びバックゲートは、いずれもスイッチ電圧Ｖｓｗの印加端（＝ＳＷピン）に接続されている。トランジスタＰ４及びＮ８それぞれのゲートは、入力電圧Ｖｉｎの印加端（＝ＰＶＩＮピン）に接続されている。

このように接続されたトランジスタＰ４及びＮ８は、入力端が入力電圧Ｖｉｎの印加端に接続されたインバータを形成する。従って、検出信号Ｓ２ａは、スイッチ電圧Ｖｓｗが閾値電圧Ｖｔｈ（＝Ｖｉｎ－Ｖｇｓ、ただしＶｇｓはトランジスタＮ８のオン閾値電圧）よりも低いときにローレベル（≒Ｖｓｗ）となり、スイッチ電圧Ｖｓｗが閾値電圧Ｖｔｈよりも高いときにハイレベル（≒Ｖｂｓｔ）となる。

なお、検出回路ＤＥＴを形成するトランジスタＮ８のオン閾値電圧が、第１ドライバＤＲＶ１を形成するトランジスタＮ４のオン閾値電圧と同値である場合には、第１ドライバＤＲＶ１のゲート充電動作が終了すると同時に第２ドライバＤＲＶ２のゲート充電動作が開始される。これは先出の図３における時刻ｔ２と時刻ｔ３が一致した状態に相当する。

＜電源制御装置（第３実施形態）＞
図７は、電源制御装置１０の第３実施形態（＝第２ドライバＤＲＶ２の第２変形例）を示す図である。本実施形態の電源制御装置１０は、先出の第２実施形態（図５）を基本としつつ、第２ドライバＤＲＶ２の構成要素として、さらに、遅延回路ＤＬＹ４を含む。

遅延回路ＤＬＹ４は、否定論理積信号Ｓ２ｂに所定の遅延を与えて遅延信号Ｓ２ｃを生成する。

トランジスタＰ１及びＮ５それぞれのゲートには、先出の否定論理積信号Ｓ２ｂに代えて遅延信号Ｓ２ｃが入力されている。従って、遅延信号Ｓ２ｃがローレベル（≒Ｖｓｗ）であるときには、トランジスタＰ１がオン状態となり、トランジスタＮ５がオフ状態となる。一方、遅延信号Ｓ２ｃがハイレベル（≒Ｖｂｓｔ）であるときには、トランジスタＰ１がオフ状態となり、トランジスタＮ５がオン状態となる。

すなわち、本実施形態の第２ドライバＤＲＶ２では、上側ゲート制御信号ＳＸ１がハイレベル（＝トランジスタＮ１をオンするときの論理レベル）に立ち上げられた後、スイッチ電圧Ｖｓｗが閾値電圧Ｖｔｈを上回ったことを検出してから、所定の遅延時間が経過した後にトランジスタＮ１のゲート容量を充電し始める。このような構成を採用しても、先出の第１実施形態（図２）及び第２実施形態（図５）と同様の作用・効果を享受することが可能である。

特に、本実施形態の遅延回路ＤＬＹ４であれば、第１実施形態（図２）の遅延回路ＤＬＹ２と比べて、設定すべき遅延時間を必要最小限に抑えることができる。従って、遅延時間がばらついても影響を受け難くなる。

＜電源制御装置（第４実施形態）＞
図８は、電源制御装置１０の第４実施形態（＝第１ドライバＤＲＶ１の変形例）を示す図である。本実施形態の電源制御装置１０は、先出の第１実施形態（図２）を基本としつつ、第１ドライバＤＲＶ１の構成に変更が加えられている。

本図に即して述べると、第１ドライバＤＲＶ１は、先出のトランジスタＮ３及び遅延回路ＤＬＹ１に代えて、トランジスタＰ５（例えばＰチャネル型ＭＯＳＦＥＴ）及び遅延回路ＤＬＹ５を含む。

トランジスタＰ５のソース及びバックゲートは、いずれも入力電圧Ｖｉｎの印加端（＝ＰＶＩＮピン）に接続されている。トランジスタＰ５のドレインは、トランジスタＮ４のソースに接続されている。トランジスタＰ５のゲートは、遅延回路ＤＬＹ５の出力端（＝遅延信号Ｓ１Ｘの印加端）に接続されている。なお、トランジスタＰ５には、ボディダイオードＢＤ４が付随する。具体的には、トランジスタＰ５のソースがボディダイオードＢＤ４のカソードに相当し、トランジスタＰ５のドレインがボディダイオードＢＤ４のアノードに相当する。

遅延回路ＤＬＹ５は、第１ドライバＤＲＶ１の動作タイミングを調整するように、上側ゲート制御信号ＳＸ１に所定の遅延を与えつつ、上側ゲート制御信号ＳＸ１の論理レベルを反転させて反転遅延信号Ｓ１Ｂを生成する。例えば、上側ゲート制御信号ＳＸ１がハイレベルに立ち上げられたときには、反転遅延信号Ｓ１Ｂが遅滞なくローレベルに立ち下げられる。一方、上側ゲート制御信号ＳＸ１がローレベルに立ち下げられたときには、反転遅延信号Ｓ１Ｂが遅延時間ｔｄ１Ｆだけ遅れてハイレベルに立ち上げられる。遅延時間ｔｄ１Ｆの設定手段としては、ＣＲタイマなどを用いてもよい。

このように、トランジスタＮ１のゲートをＢＯＯＴ－ＳＷ電源レールで駆動するゲート駆動素子としては、Ｎチャネル型ＭＯＳＦＥＴに代えて、Ｐチャネル型ＭＯＳＦＥＴを用いてもよい。

なお、本実施形態では、先出の第１実施形態（図２）を基本とした例を挙げたが、第２実施形態（図５）及び第３実施形態（図７）を基本としつつ、第１ドライバＤＲＶ１の構成に変更を加えてもよい。

＜総括＞
以下では、上記で説明した種々の実施形態について総括的に述べる。

例えば、本明細書中に開示されているゲートドライバは、入力電圧の印加端とスイッチ電圧の印加端との間に接続されるＮチャネル型の出力トランジスタのゲート容量を充放電するものであって、前記入力電圧を用いて前記ゲート容量を充電するように構成された第１ドライバと、前記スイッチ電圧よりも高いブートストラップ電圧を用いて前記ゲート容量を充電するように構成された第２ドライバと、を並列に備え、前記出力トランジスタをオンするときには、前記第１ドライバが前記第２ドライバよりも先に前記ゲート容量の充電を開始し、前記第１ドライバによる前記ゲート容量の充電が停止した後に前記第２ドライバが前記ゲート容量の充電を開始する構成（第１の構成）とされている。

なお、上記第１の構成によるゲートドライバにおいて、前記第１ドライバは、ドレインが前記入力電圧の印加端に接続されるように構成されたＮチャネル型の第１トランジスタと、ソースが前記第１トランジスタのソースに接続されてゲートが前記入力電圧の印加端に接続されてドレインが前記出力トランジスタのゲートに接続されるように構成されたＮチャネル型の第２トランジスタと、を含む構成（第２の構成）にしてもよい。

上記第１の構成によるゲートドライバにおいて、前記第１ドライバは、ソースが前記入力電圧の印加端に接続されるように構成されたＰチャネル型の第１トランジスタと、ソースが前記第１トランジスタのドレインに接続されてゲートが前記入力電圧の印加端に接続されてドレインが前記出力トランジスタのゲートに接続されるように構成されたＮチャネル型の第２トランジスタと、を含む構成（第３の構成）にしてもよい。

また、上記第１～第３いずれかの構成によるゲートドライバにおいて、前記第２ドライバは、ゲート制御信号が前記出力トランジスタをオンするときの論理レベルとなってから所定の遅延時間が経過した後に前記ゲート容量の充電を開始するように構成された遅延回路を含む構成（第４の構成）にしてもよい。

また、上記第１～第３いずれかの構成によるゲートドライバにおいて、前記第２ドライバは、ゲート制御信号が前記出力トランジスタをオンするときの論理レベルとなってから前記スイッチ電圧が所定の閾値電圧を上回ったことを検出した後に前記ゲート容量の充電を開始するように構成された検出回路を含む構成（第５の構成）にしてもよい。

また、上記第５の構成によるゲートドライバにおいて、前記第２ドライバは、前記スイッチ電圧が前記閾値電圧を上回ったことを検出してから所定の遅延時間が経過した後に前記ゲート容量の充電を開始するように構成された遅延回路を更に含む構成（第６の構成）にしてもよい。

また、例えば、本明細書中に開示されている半導体装置は、上記第１～第６いずれかの構成によるゲートドライバを備える構成（第７の構成）とされている。

上記第７の構成による半導体装置は、前記ブートストラップ電圧の印加端と前記スイッチ電圧の印加端との間に接続され、前記ゲート容量の充放電に同期して容量値が可変制御されるように構成されたキャパシタ回路を更に備える構成（第８の構成）にしてもよい。

また、上記第８の構成による半導体装置において、前記キャパシタ回路は、前記第２ドライバが前記ゲート容量の充電を開始した後に第１容量値からこれよりも小さい第２容量値に切り替わり、前記第２ドライバが前記ゲート容量の放電を開始する前に前記第２容量値から前記第１容量値に切り替わる構成（第９の構成）にしてもよい。

また、例えば、本明細書中に開示されているスイッチング電源は、上記第７～第９いずれかの構成による半導体装置を備えており、前記入力電圧から所望の出力電圧を生成する構成（第１０の構成）とされている。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換、及び、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

１ スイッチング電源
１０ 電源制御装置（半導体装置）
１１ スイッチ出力段
１２ 駆動回路
１２１ 上側ゲートドライバ
１２２ 下側ゲートドライバ
１３ ブートストラップ回路
１４ コントローラ
ＢＤ１～ＢＤ４ ボディダイオード
Ｃ１、Ｃ１１、Ｃ１２ キャパシタ
ＣＡＰ キャパシタ回路
ＤＥＴ 検出回路
ＤＬＹ０～ＤＬＹ５ 遅延回路
ＤＲＶ１ 第１ドライバ
ＤＲＶ２ 第２ドライバ
ＩＮＶ１、ＩＮＶ２ インバータ
Ｌ１ インダクタ
ＮＡＮＤ 否定論理積ゲート
Ｎ１～Ｎ８ トランジスタ（Ｎチャネル型ＭＯＳＦＥＴ）
Ｐ１～Ｐ５ トランジスタ（Ｐチャネル型ＭＯＳＦＥＴ）
Ｔ１～Ｔ４ 外部端子
Ｘ１、Ｘ２ バッファ

Claims (10)

1. 入力電圧の印加端とスイッチ電圧の印加端との間に接続されるＮチャネル型の出力トランジスタのゲート容量を充放電するように構成されたゲートドライバであって、
   前記入力電圧を用いて前記ゲート容量を充電するように構成された第１ドライバと、
   前記スイッチ電圧よりも高いブートストラップ電圧を用いて前記ゲート容量を充電するように構成された第２ドライバと、
   を並列に備え、
   前記出力トランジスタをオンするときには、前記第１ドライバが前記第２ドライバよりも先に前記ゲート容量の充電を開始し、前記第１ドライバによる前記ゲート容量の充電が停止した後に前記第２ドライバが前記ゲート容量の充電を開始する、ゲートドライバ。
2. 前記第１ドライバは、ドレインが前記入力電圧の印加端に接続されるように構成されたＮチャネル型の第１トランジスタと、ソースが前記第１トランジスタのソースに接続されてゲートが前記入力電圧の印加端に接続されてドレインが前記出力トランジスタのゲートに接続されるように構成されたＮチャネル型の第２トランジスタと、を含む、請求項１に記載のゲートドライバ。
3. 前記第１ドライバは、ソースが前記入力電圧の印加端に接続されるように構成されたＰチャネル型の第１トランジスタと、ソースが前記第１トランジスタのドレインに接続されてゲートが前記入力電圧の印加端に接続されてドレインが前記出力トランジスタのゲートに接続されるように構成されたＮチャネル型の第２トランジスタと、を含む、請求項１に記載のゲートドライバ。
4. 前記第２ドライバは、ゲート制御信号が前記出力トランジスタをオンするときの論理レベルとなってから所定の遅延時間が経過した後に前記ゲート容量の充電を開始するように構成された遅延回路を含む、請求項１～３のいずれか一項に記載のゲートドライバ。
5. 前記第２ドライバは、ゲート制御信号が前記出力トランジスタをオンするときの論理レベルとなってから前記スイッチ電圧が所定の閾値電圧を上回ったことを検出した後に前記ゲート容量の充電を開始するように構成された検出回路を含む、請求項１～３のいずれか一項に記載のゲートドライバ。
6. 前記第２ドライバは、前記スイッチ電圧が前記閾値電圧を上回ったことを検出してから所定の遅延時間が経過した後に前記ゲート容量の充電を開始するように構成された遅延回路をさらに含む、請求項５に記載のゲートドライバ。
7. 請求項１～６のいずれか一項に記載のゲートドライバを備える、半導体装置。
8. 前記ブートストラップ電圧の印加端と前記スイッチ電圧の印加端との間に接続され、前記ゲート容量の充放電に同期して容量値が可変制御されるように構成されたキャパシタ回路をさらに備える、請求項７に記載の半導体装置。
9. 前記キャパシタ回路は、前記第２ドライバが前記ゲート容量の充電を開始した後に第１容量値からこれよりも小さい第２容量値に切り替わり、前記第２ドライバが前記ゲート容量の放電を開始する前に前記第２容量値から前記第１容量値に切り替わる、請求項８に記載の半導体装置。
10. 請求項７～９のいずれか一項に記載の半導体装置を備え、前記入力電圧から所望の出力電圧を生成する、スイッチング電源。

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