JP2023072497A - 駆動回路、電源制御装置、スイッチング電源 - Google Patents

Abstract

【課題】デッドタイムの電源電圧依存性を低減する。【解決手段】パルス制御信号ＰＷＭに応じてトランジスタＮ１及びＮ２を相補的にオン／オフする駆動回路１２は、パルス制御信号ＰＷＭを遅延時間ＴｄＨだけ遅らせて上側パルス制御信号ＨＧＣＴＬを生成する上側パルス制御信号生成回路１２３と、パルス制御信号ＰＷＭを遅延時間ＴｄＬだけ遅らせて下側パルス制御信号ＬＧＣＴＬを生成する下側パルス制御信号生成回路１２４と、ＨＧＣＴＬに応じてトランジスタＮ１をオン／オフする上側ゲートドライバ１２１と、ＬＧＣＴＬに応じてトランジスタＮ２をオン／オフする下側ゲートドライバ１２２を備える。ＨＧＣＴＬが立ち上がってからトランジスタＮ１が実際にオンするまでのオン遅延時間ＴｄＯＮ、及び、遅延時間ＴｄＬは、いずれもＶｉｎが高いほど短くなり、Ｖｉｎが低いほど長くなる。遅延時間ＴｄＨは、Ｖｉｎに依存しない。【選択図】図６

Description

本明細書中に開示されている発明は、駆動回路、電源制御装置及びスイッチング電源に関する。

近年、様々なアプリケーションの電源手段として、スイッチング電源が広く一般に用いられている。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２０１８－５７１００号公報

しかしながら、スイッチング電源（特にそのスイッチ出力段）を駆動する従来の駆動回路では、デッドタイムの電源電圧依存性について改善の余地があった。

本明細書中に開示されている発明は、本願の発明者によって見出された上記の課題に鑑み、デッドタイムの電源電圧依存性を低減し得る駆動回路、電源制御装置及びスイッチング電源を提供することを目的とする。

例えば、本明細書中に開示されている駆動回路は、パルス制御信号に応じて上側トランジスタ及び下側トランジスタを相補的にオン／オフするものであって、前記パルス制御信号を第１遅延時間だけ遅らせて上側パルス制御信号を生成するように構成された上側パルス制御信号生成回路と、前記パルス制御信号を第２遅延時間だけ遅らせて下側パルス制御信号を生成するように構成された下側パルス制御信号生成回路と、前記上側パルス制御信号に応じて上側トランジスタをオン／オフするように構成された上側ゲートドライバと、前記下側パルス制御信号に応じて下側トランジスタをオン／オフするように構成された下側ゲートドライバと、を備え、前記上側パルス制御信号が前記上側トランジスタをオンするための論理レベルに切り替わってから前記上側トランジスタが実際にオンするまでのオン遅延時間は、電源電圧が高いほど短くなり、前記電源電圧が低いほど長くなり、前記第１遅延時間は、前記電源電圧に依存せず、前記第２遅延時間は、前記電源電圧が高いほど短くなり、前記電源電圧が低いほど長くなる。

なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。

本明細書中に開示されている発明によれば、デッドタイムの電源電圧依存性を低減し得る駆動回路、電源制御装置及びスイッチング電源を提供することが可能となる。

図１は、スイッチング電源の全体構成を示す図である。 図２は、電源制御装置の第１実施形態を示す図である。 図３は、第１実施形態におけるデッドタイムの一例を示す図である。 図４は、第１実施形態におけるデッドタイムの設定例を示す図である。 図５は、第１実施形態における遅延時間の一例を示す図である。 図６は、電源制御装置の第２実施形態を示す図である。 図７は、第２実施形態におけるデッドタイムの調整例を示す図である。 図８は、第２実施形態における遅延時間の一例を示す図である。 図９は、第２実施形態におけるデッドタイムの一例を示す図である。

＜スイッチング電源＞
図１は、スイッチング電源の全体構成を示す図である。本構成例のスイッチング電源１は、入力電圧Ｖｉｎを降圧して出力電圧Ｖｏｕｔを生成する非絶縁型の降圧ＤＣ／ＤＣコンバータ（いわゆるＢＵＣＫコンバータ）であり、電源制御装置１０とこれに外付けされる種々のディスクリート部品（本図ではインダクタＬ１及びキャパシタＣ１）を備える。

電源制御装置１０は、スイッチング電源１の制御主体となる半導体装置である。なお、電源制御装置１０は、装置外部との電気的な接続を確立するための手段として、複数の外部端子（本図では外部端子Ｔ１～Ｔ４）を備える。

外部端子Ｔ１（ＰＶＩＮピン）は、入力電圧Ｖｉｎの印加端に接続されている。外部端子Ｔ２（ＳＷピン）は、インダクタＬ１の第１端に接続されている。外部端子Ｔ３（ＦＢピン）は、インダクタＬ１の第２端及びキャパシタＣ１の第１端と共に、出力電圧Ｖｏｕｔの印加端に接続されている。なお、出力電圧Ｖｏｕｔの印加端と外部端子Ｔ３との間には、出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂを生成する分圧回路を設けてもよい。外部端子Ｔ４（ＰＧＮＤピン）及びキャパシタＣ１の第２端は、いずれもパワー系接地端（＝接地電圧ＰＧＮＤの印加端）に接続されている。

電源制御装置１０は、外部端子Ｔ３に帰還入力される出力電圧Ｖｏｕｔ（または帰還電圧Ｖｆｂ）が所望の目標値と一致するように内蔵のスイッチ出力段（不図示）をスイッチング駆動する。その結果、外部端子Ｔ２には、矩形波状のスイッチ電圧Ｖｓｗが生成される。なお、インダクタＬ１及びキャパシタＣ１は、スイッチ電圧Ｖｓｗを整流及び平滑して出力電圧Ｖｏｕｔを生成するための整流平滑回路として機能する。

＜電源制御装置（第１実施形態）＞
図２は、電源制御装置１０の第１実施形態（＝後出の第２実施形態と対比される比較例に相当）示す図である。本実施形態の電源制御装置１０は、スイッチ出力段１１と、駆動回路１２と、ブートストラップ回路１３と、コントローラ１４と、を集積化して成る。

なお、電源制御装置１０には、上記以外の機能ブロックを設けてもよい。例えば、電源制御装置１０には、内部基準電圧生成回路、通信Ｉ／Ｏ［input/output］回路、クロック生成回路、自己診断回路、及び、各種の異常保護回路（ＵＶＬＯ［under voltage locked out］、ＯＣＰ［over current protection］、ＯＶＤ［over voltage detection］、ＵＶＤ［under voltage detection］、ＳＣＰ［short circuit protection］、及び、ＴＳＤ［thermal shut down］）などを集積化してもよい。

スイッチ出力段１１は、トランジスタＮ１（例えばＮチャネル型ＭＯＳＦＥＴ［metal oxide semiconductor field effect transistor］）と、トランジスタＮ２（例えばＮチャネル型ＭＯＳＦＥＴ）と、を含む。

トランジスタＮ１のドレインは、入力電圧Ｖｉｎの印加端（ＰＶＩＮピン）に接続されている。トランジスタＮ１のソースは、スイッチ電圧Ｖｓｗの印加端（ＳＷピン）に接続されている。トランジスタＮ１のゲートは、上側ゲート駆動信号ＨＧの印加端に接続されている。トランジスタＮ１は、上側ゲート駆動信号ＨＧがハイレベル（≒Ｖｂｓｔ）であるときにオン状態となり、上側ゲート駆動信号ＨＧがローレベル（≒Ｖｓｗ）であるときにオフ状態となる。トランジスタＮ１は、スイッチ出力段１１の上側トランジスタ（＝出力トランジスタ）として機能する。

トランジスタＮ２のドレインは、スイッチ電圧Ｖｓｗの印加端（ＳＷピン）に接続されている。トランジスタＮ２のソースは、パワー系接地端（ＰＧＮＤピン）に接続されている。トランジスタＮ２のゲートは、下側ゲート駆動信号ＬＧの印加端に接続されている。トランジスタＮ２は、下側ゲート駆動信号ＬＧがハイレベル（≒Ｖｉｎ）であるときにオン状態となり、下側ゲート駆動信号ＬＧがローレベル（≒ＰＧＮＤ）であるときにオフ状態となる。トランジスタＮ２は、スイッチ出力段１１の下側トランジスタ（＝同期整流トランジスタ）として機能する。

なお、トランジスタＮ１及びＮ２は、上側ゲート駆動信号ＨＧ及び下側ゲート駆動信号ＬＧに応じて相補的にオン／オフされる。その結果、入力電圧Ｖｉｎと接地電圧ＰＧＮＤとの間でパルス駆動される矩形波状のスイッチ電圧Ｖｓｗが生成される。

なお、上記の「相補的」という文言は、トランジスタＮ１及びトランジスタＮ２のオン／オフ状態が完全に逆転している場合だけでなく、貫通電流の発生を防止するためにトランジスタＮ１及びＮ２の同時オフ期間（いわゆるデッドタイム）が設けられている場合を包含するように広義に理解すべきである。

また、スイッチング電源１の整流方式は、必ずしも同期整流方式に限定されるものではなく、ダイオード整流方式を採用してもよい。その場合には、トランジスタＮ２に代えて整流ダイオードを用いてもよい。

駆動回路１２は、コントローラ１４から入力されるパルス制御信号ＰＷＭに応じてスイッチ出力段１１を駆動する回路ブロックであり、例えば、上側ゲートドライバ１２１と、下側ゲートドライバ１２２と、上側パルス制御信号生成回路１２３と、下側パルス制御信号生成回路１２４と、を含む。

上側ゲートドライバ１２１は、ブートストラップ電圧Ｖｂｓｔとスイッチ電圧Ｖｓｗの供給を受けて動作し、上側パルス制御信号ＨＧＣＴＬに応じて上側ゲート駆動信号ＨＧを生成することにより、トランジスタＮ１をオン／オフする。なお、上側ゲート駆動信号ＨＧは、例えば、上側パルス制御信号ＨＧＣＴＬがハイレベルであるときにハイレベル（≒Ｖｂｓｔ）となり、上側パルス制御信号ＨＧＣＴＬがローレベルであるときにローレベル（≒Ｖｓｗ）となる。

下側ゲートドライバ１２２は、入力電圧Ｖｉｎと接地電圧ＰＧＮＤの供給を受けて動作し、下側パルス制御信号ＬＧＣＴＬに応じて下側ゲート駆動信号ＬＧを生成することにより、トランジスタＮ２をオン／オフする。例えば、下側ゲートドライバ１２２がドライバ１２２ａ及びインバータ１２２ｂを含む場合、下側ゲート駆動信号ＬＧは、下側パルス制御信号ＬＧＣＴＬがローレベルであるときにハイレベル（≒Ｖｉｎ）となり、下側パルス制御信号ＬＧＣＴＬがハイレベルであるときにローレベル（≒ＰＧＮＤ）となる。

上側パルス制御信号生成回路１２３は、パルス制御信号ＰＷＭに応じて上側パルス制御信号ＨＧＣＴＬを生成する。例えば、上側パルス制御信号ＨＧＣＴＬは、パルス制御信号ＰＷＭがハイレベルであるときにハイレベルとなり、パルス制御信号ＰＷＭがローレベルであるときにローレベルとなる。なお、上側パルス制御信号生成回路１２３は、パルス制御信号ＰＷＭの信号レベル（ＡＶＩＮ－ＡＧＮＤ）を上側ゲートドライバ１２１の入力ダイナミックレンジに適合した信号レベル（ＢＯＯＴ－ＳＷ）にシフトして上側パルス制御信号ＨＧＣＴＬを生成するレベルシフタ１２３ａを備えていてもよい。

下側パルス制御信号生成回路１２４は、パルス制御信号ＰＷＭに応じて下側パルス制御信号ＬＧＣＴＬを生成する。例えば、下側パルス制御信号ＬＧＣＴＬは、パルス制御信号ＰＷＭがハイレベルであるときにハイレベルとなり、パルス制御信号ＰＷＭがローレベルであるときにローレベルとなる。なお、下側パルス制御信号生成回路１２４は、パルス制御信号ＰＷＭの信号レベル（ＡＶＩＮ－ＡＧＮＤ）を下側ゲートドライバ１２２の入力ダイナミックレンジに適合した信号レベル（ＰＶＩＮ－ＰＧＮＤ）にシフトして下側パルス制御信号ＬＧＣＴＬを生成するレベルシフタ１２４ａを備えていてもよい。

また、上側パルス制御信号生成回路１２３及び下側パルス制御信号生成回路１２４は、トランジスタＮ１及びＮ２の同時オフ期間（いわゆるデッドタイム）を設けるように、上側パルス制御信号ＨＧＣＴＬ及び下側パルス制御信号ＬＧＣＴＬそれぞれの論理切替タイミングを調整する機能も備えている。

ブートストラップ回路１３は、スイッチ電圧Ｖｓｗよりも高いブートストラップ電圧Ｖｂｓｔを生成する回路ブロックであって、ダイオードＤ１と、キャパシタ回路ＣＡＰ（＝ブートキャパシタに相当）と、を含む。

ダイオードＤ１のアノードは、入力電圧Ｖｉｎの印加端（ＰＶＩＮピン）に接続されている。なお、ダイオードＤ１のアノードは、内部電源電圧Ｖｒｅｆ（例えば５Ｖ）の印加端に接続してもよい。ダイオードＤ１のカソードは、ブートストラップ電圧Ｖｂｓｔの印加端（＝ＢＯＯＴノード）に接続されている。

このように接続されたダイオードＤ１は、ブートストラップ回路１３の整流素子として機能し、Ｖｉｎ＞Ｖｂｓｔであるときに順バイアスとなり、Ｖｉｎ＜Ｖｂｓｔであるときに逆バイアスとなる。なお、ダイオードＤ１に代えてトランジスタなどのスイッチ素子を用いてもよい。

また、キャパシタ回路ＣＡＰは、ブートストラップ電圧Ｖｂｓｔの印加端（＝ＢＯＯＴノード）とスイッチ電圧Ｖｓｗの印加端（＝ＳＷピン）との間に接続されており、その両端間（＝ＢＯＯＴ－ＳＷ間）に充電電圧Ｖｃａｐを蓄える。

従って、先述のブートストラップ電圧Ｖｂｓｔは、スイッチ電圧Ｖｓｗよりも常に充電電圧Ｖｃａｐだけ高い電圧（≒Ｖｓｗ＋Ｖｃａｐ）となる。具体的に述べると、スイッチ電圧Ｖｓｗのハイレベル期間（Ｖｓｗ≒Ｖｉｎ、Ｎ１＝ＯＮ、Ｎ２＝ＯＦＦ）には、Ｖｂｓｔ≒Ｖｉｎ＋Ｖｃａｐとなる。一方、スイッチ電圧Ｖｓｗのローレベル期間（Ｖｓｗ≒ＰＧＮＤ、Ｎ１＝ＯＦＦ、Ｎ２＝ＯＮ）には、Ｖｂｓｔ≒ＰＧＮＤ＋Ｖｃａｐとなる。

なお、ブートストラップ回路１３の整流素子としてダイオードＤ１を用いる場合には、Ｖｃａｐ≒Ｖｉｎ－Ｖｆ（ただし、ＶｆはダイオードＤ１の順方向降下電圧）となる。一方、ブートストラップ回路１３の整流素子としてトランジスタを用いる場合には、Ｖｃａｐ≒Ｖｉｎ－Ｖｄｓ（ただしＶｄｓはトランジスタのドレイン・ソース間電圧）となる。

このようにして生成されるブートストラップ電圧Ｖｂｓｔは、駆動回路１２（特に上側ゲートドライバ１２１）に供給されており、上側ゲート駆動信号ＨＧのハイレベル（＝トランジスタＮ１をオンするためのゲート電圧）として用いられる。すなわち、トランジスタＮ１のオン期間には、上側ゲート駆動信号ＨＧのハイレベル（≒Ｖｂｓｔ）がスイッチ電圧Ｖｓｗのハイレベル（≒Ｖｉｎ）よりも高い電圧値（≒Ｖｉｎ＋Ｖｃａｐ）まで引き上げられる。従って、トランジスタＮ１のゲート・ソース間電圧（＝ＨＧ－ＳＷ）を高めてトランジスタＮ１を確実にオンすることが可能となる。

ところで、キャパシタ回路ＣＡＰを電源制御装置１０に内蔵すれば、外付けのディスクリート部品を削減することが可能となる。しかしながら、ＩＣ内蔵型のキャパシタ回路ＣＡＰは、その容量値を十分に確保することが難しい。そこで、キャパシタ回路ＣＡＰは、トランジスタＮ１のオン／オフに応じて容量値を切替可能な構成、いわゆるダブラーキャパシタ（＝電圧ダブラー）として構成してもよい。

例えば、２つのキャパシタを並列状態で充電してから直列状態に切り替えた場合、各キャパシタの両端間電圧ＶＣを２倍昇圧することができる。つまり、ブートストラップ電圧Ｖｂｓｔを（ＶＣ＋Ｖｓｗ）から（２ＶＣ＋Ｖｓｗ）まで持ち上げることが可能となる。

もちろん、キャパシタ回路ＣＡＰの構成については、必ずしも上記に限定されるものではなく、両端間電圧ＶＣのｍ倍昇圧（ただしｍ＞１）を実現し得る構成であればよい。

また、キャパシタ回路ＣＡＰを電源制御装置１０に内蔵するのではなく、ディスクリートのキャパシタ素子を電源制御装置１０に外付けすることも可能である。その場合には、ブートストラップ電圧Ｖｂｓｔの印加端（＝ＢＯＯＴノード）をＢＯＯＴピンとして電源制御装置１０の外部に引き出せばよい。

コントローラ１４は、内部電源電圧Ｖｒｅｇ（例えば５Ｖ）の供給を受けて動作し、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔが生成されるようにパルス制御信号ＰＷＭを生成する。なお、出力電圧Ｖｏｕｔの出力帰還制御方式については、任意の周知技術（電圧モード制御、電流モード制御、ヒステリシス制御（リップル制御）など）を適用すればよいので、詳細な説明は省略する。

＜デッドタイムの電源電圧依存性に関する考察＞
図３は、第１実施形態におけるデッドタイムＤＴ（＝トランジスタＮ１及びＮ２の同時オフ期間）の一例を示す図であり、上から順に、上側パルス制御信号ＨＧＣＴＬ及びスイッチ電圧Ｖｓｗが描写されている。

スイッチング電源１では、上側パルス制御信号ＨＧＣＴＬがハイレベル（＝トランジスタＮ１をオンするための論理レベル）に切り替わってからトランジスタＮ１が実際にオンするまで（＝スイッチ電圧Ｖｓｗがハイレベルに立ち上がるまで）のオン遅延時間ＴｄＯＮに電源電圧依存性を生じることがある。

例えば、トランジスタＮ１及びＮ２がいずれもＮチャネル型ＭＯＳＦＥＴであるときには、オン遅延時間ＴｄＯＮが電源電圧依存性を持ち得る。また、上側ゲートドライバ１２１の駆動方式によっても、オン遅延時間ＴｄＯＮが電源電圧依存性を持つ場合がある。

本図に即して述べると、上記のオン遅延時間ＴｄＯＮは、ＰＶＩＮピンに印加される入力電圧Ｖｉｎ（＝電源電圧に相当）が高いほど短くなり、逆に、入力電圧Ｖｉｎが低いほど長くなる変動値である（スイッチ電圧Ｖｓｗの実線、小破線及び大破線を比較参照）。

このように、オン遅延時間ＴｄＯＮが電源電圧依存性を持つと、トランジスタＮ１及びＮ２のデッドタイムＤＴも電源電圧依存性を持つことになる。本図に即して述べると、デッドタイムＤＴは、入力電圧Ｖｉｎが高いほど短くなり、入力電圧Ｖｉｎが低いほど長くなる。そのため、入力電圧Ｖｉｎのばらつき（特に高電位側へのばらつき）を考慮して、デッドタイムＤＴを長めに設定せざるを得ず、スイッチング電源１の効率が悪化する。

図４は、第１実施形態におけるデッドタイムＤＴの設定例を示す図であり、上から順番に、パルス制御信号ＰＷＭ、上側パルス制御信号ＨＧＣＴＬ、下側パルス制御信号ＬＧＣＴＬ、及び、スイッチ電圧Ｖｓｗが描写されている。なお、説明の便宜上、図中で示した上側遅延時間ＴｄＨ及びオン遅延時間ＴｄＯＮ以外の信号遅延が省略されている。

本図では、パルス制御信号ＰＷＭがハイレベルに立ち上がった時点で、まず下側パルス制御信号ＬＧＣＴＬがローレベルに立ち下がり、その後に上側遅延時間ＴｄＨが経過した時点で、上側パルス制御信号ＨＧＣＴＬがハイレベルに立ち上がっている。

なお、トランジスタＮ２は、下側パルス制御信号ＬＧＣＴＬがローレベルに立ち下がった時点で遅滞なくオフ状態となる。その結果、トランジスタＮ１及びＮ２がいずれもオフ状態となるので、スイッチ電圧Ｖｓｗがローレベル（≒ＰＧＮＤ）からさらに負電位（≒－Ｖｆ（ＢＤ））まで低下する。なお、上記のＶｆ（ＢＤ）は、トランジスタＮ２のソース・ドレイン間に付随するボディダイオード（不図示）の順方向降下電圧である。

一方、トランジスタＮ１は、上側パルス制御信号ＨＧＣＴＬがハイレベルに立ち上がってからオン遅延時間ＴｄＯＮが経過した時点でオン状態となる。その結果、スイッチ電圧Ｖｓｗが負電位からハイレベル（≒Ｖｂｓｔ）に立ち上がる。

上記を鑑みると、第１実施形態におけるデッドタイムＤＴは、上側遅延時間ＴｄＨとオン遅延時間ＴｄＯＮとの和（ＤＴ＝ＴｄＨ＋ＴｄＯＮ）として理解することができる。

図５は、第１実施形態におけるオン遅延時間ＴｄＯＮ、上側遅延時間ＴｄＨ、及び、デッドタイムＤＴ（＝ＴｄＨ＋ＴｄＯＮ）の一例を示す図である。

オン遅延時間ＴｄＯＮ（実線）は、先にも述べたように、ＰＶＩＮピンに印加される入力電圧Ｖｉｎ（＝電源電圧に相当）が高いほど短くなり、逆に、入力電圧Ｖｉｎが低いほど長くなる。従って、仮に、上側遅延時間ＴｄＨが電源電圧依存性を持たない場合には、上側遅延時間ＴｄＨとオン遅延時間ＴｄＯＮとの和に相当するデッドタイムＤＴが電源電圧依存性を持つことになる。

一方、上側遅延時間ＴｄＨ（小破線）について、オン遅延時間ＴｄＯＮとは真逆の電源電圧依存性を持たせることができれば、オン遅延時間ＴｄＯＮの電源電圧依存性をキャンセルして、デッドタイムＤＴ（実線＋小破線）の電源電圧依存性をフラットに近付けることができる。

すなわち、入力電圧Ｖｉｎが高いほど上側遅延時間ＴｄＨを長く設定し、逆に、入力電圧Ｖｉｎが低いほど上側遅延時間ＴｄＨを短く設定することができれば、入力電圧Ｖｉｎに依ることなくデッドタイムＤＴを常に一定値に維持することが可能となる。

なお、以下では、オン遅延時間ＴｄＯＮの電源電圧依存性を「正の電源電圧依存性」と定義し、これとは逆極性の電源電圧依存性を「負の電源電圧依存性」と呼ぶことがある。

しかしながら、一般的なタイマ（多段積みのインバータなど）を用いて上側遅延時間ＴｄＨを設定する場合には、回路構造上、上側遅延時間ＴｄＨに負の電源電圧依存性を持たせることが難しい。

そこで、上記の考察に鑑み、デッドタイムＤＴの電源電圧依存性を低減することのできる電源制御装置１０の第２実施形態を提案する。

＜電源制御装置（第２実施形態）＞
図６は、電源制御装置１０の第２実施形態を示す図である。本実施形態の電源制御装置１０は、先出の第１実施形態（図２）を基本としつつ、上側パルス制御信号生成回路１２３及び下側パルス制御信号生成回路１２４の構成要素として、それぞれ、タイマ１２３ｂ及び１２４ｂが追加されている。

タイマ１２３ｂ（＝第１タイマに相当）は、コントローラ１４とレベルシフタ１２３ａとの間に設けられており、パルス制御信号ＰＷＭを上側遅延時間ＴｄＨだけ遅らせて第１内部信号ＳＨを生成する。なお、タイマ１２３ｂは、例えば、入力電圧Ｖｉｎに依存しない内部電源電圧Ｖｒｅｇの供給を受けて動作してもよい。この場合、上側遅延時間ＴｄＨは、入力電圧Ｖｉｎに依存しない一定値（ｎｓオーダー）として設定することができる。なお、タイマ１２３ｂは、多段積みのインバータを含んでいてもよい。

レベルシフタ１２３ａ（＝第１レベルシフタに相当）は、パルス制御信号ＰＷＭに代えて第１内部信号ＳＨの入力を受け付けており、第１内部信号ＳＨの信号レベル（ＡＶＩＮ－ＡＧＮＤ）を上側ゲートドライバ１２１の入力ダイナミックレンジに適合した信号レベル（ＢＯＯＴ－ＳＷ）にシフトして上側パルス制御信号ＨＧＣＴＬを生成する。

上記のレベルシフタ１２３ａ及びタイマ１２３ｂを含む上側パルス制御信号生成回路１２３は、パルス制御信号ＰＷＭを上側遅延時間ＴｄＨだけ遅らせて上側パルス制御信号ＨＧＣＴＬを生成するように動作する。

レベルシフタ１２４ａ（＝第２レベルシフタに相当）は、パルス制御信号ＰＷＭの信号レベル（ＡＶＩＮ－ＡＧＮＤ）を下側ゲートドライバ１２２の入力ダイナミックレンジに適合した信号レベル（ＰＶＩＮ－ＰＧＮＤ）にシフトして第２内部信号ＳＬを生成し、第２内部信号ＳＬをタイマ１２４ｂに出力する。

タイマ１２４ｂ（＝第２タイマに相当）は、レベルシフタ１２４ａと下側ゲートドライバ１２２との間に設けられており、第２内部信号ＳＬを下側遅延時間ＴｄＬだけ遅らせて下側パルス制御信号ＬＧＣＴＬを生成する。なお、タイマ１２４ｂは、入力電圧Ｖｉｎの供給を受けて動作する。従って、下側遅延時間ＴｄＬは、入力電圧Ｖｉｎに対して正の電源電圧依存性を持つ。より具体的に述べると、下側遅延時間ＴｄＬは、入力電圧Ｖｉｎが高いほど短くなり、逆に、入力電圧Ｖｉｎが低いほど長くなる変動値（ｎｓオーダー）となる。なお、タイマ１２４ｂは、多段積みのインバータを含んでいてもよい。

上記のレベルシフタ１２４ａ及びタイマ１２４ｂを含む下側パルス制御信号生成回路１２４は、パルス制御信号ＰＷＭを下側遅延時間ＴｄＬだけ遅らせて下側パルス制御信号ＬＧＣＴＬを生成するように動作する。

なお、コントローラ１４から上側ゲートドライバ１２１及び下側ゲートドライバ１２２それぞれに至る信号経路上には、タイマ１２３ｂ及び１２４ｂを除いて、できるだけ同一の回路（＝信号遅延が等しい回路）を用いることが望ましい。このような回路設計によれば、タイマ１２３ｂ及び１２４ｂそれぞれで設定される上側遅延時間ＴｄＨ及び下側遅延時間ＴｄＬのみに依拠してデッドタイムＤＴを設定することが可能となる。

図７は、第２実施形態におけるデッドタイムＤＴの設定例を示す図であり、上から順番に、パルス制御信号ＰＷＭ、上側パルス制御信号ＨＧＣＴＬ、下側パルス制御信号ＬＧＣＴＬ、及び、スイッチ電圧Ｖｓｗが描写されている。なお、説明の便宜上、図中で示した上側遅延時間ＴｄＨ、下側遅延時間ＴｄＬ及びオン遅延時間ＴｄＯＮ以外の信号遅延が省略されている。

本図では、パルス制御信号ＰＷＭがハイレベルに立ち上がってから下側遅延時間ＴｄＬが経過した時点で、まず下側パルス制御信号ＬＧＣＴＬがローレベルに立ち下がる一方、パルス制御信号ＰＷＭがハイレベルに立ち上がってから上側遅延時間ＴｄＨ（＞ＴｄＬ）が経過した時点で、上側パルス制御信号ＨＧＣＴＬがハイレベルに立ち上がっている。

なお、トランジスタＮ２は、下側パルス制御信号ＬＧＣＴＬがローレベルに立ち下がった時点で遅滞なくオフ状態となる。その結果、トランジスタＮ１及びＮ２がいずれもオフ状態となるので、スイッチ電圧Ｖｓｗがローレベル（≒ＰＧＮＤ）からさらに負電位（≒－Ｖｆ（ＢＤ））まで低下する。

一方、トランジスタＮ１は、上側パルス制御信号ＨＧＣＴＬがハイレベルに立ち上がってからオン遅延時間ＴｄＯＮが経過した時点でオン状態となる。その結果、スイッチ電圧Ｖｓｗが負電位からハイレベル（≒Ｖｂｓｔ）に立ち上がる。

上記を鑑みると、第２実施形態におけるデッドタイムＤＴは、上側遅延時間ＴｄＨから下側遅延時間ＴｄＬを差し引いた差分値（＝ＴｄＨ－ＴｄＬ）と、オン遅延時間ＴｄＯＮとの和（ＤＴ＝ＴｄＨ－ＴｄＬ＋ＴｄＯＮ）として理解することができる。

なお、下側遅延時間ＴｄＬは、デッドタイムＤＴを短縮する方向に働く。従って、上側遅延時間ＴｄＨは、先出の第１実施形態（図２）における設定値よりも長めに設定することが望ましい。より具体的に述べると、上側遅延時間ＴｄＨは、電源電圧依存性を持って変動する下側遅延時間ＴｄＬの最大値よりも長い固定値に設定しておくとよい。このような設定により、パルス制御信号ＰＷＭがハイレベルに立ち上がると、まず下側パルス制御信号ＬＧＣＴＬがローレベルに立ち下がってから、上側パルス制御信号ＨＧＣＴＬがハイレベルに立ち上がるので、確実にデッドタイムＤＴを設けることができる。

図８は、第２実施形態におけるオン遅延時間ＴｄＯＮ、上側遅延時間ＴｄＨ、下側遅延時間ＴｄＬ、上側遅延時間ＴｄＨと下側遅延時間ＴｄＬとの差分値（＝ＴｄＨ－ＴｄＬ）及び、デッドタイムＤＴ（＝ＴｄＨ－ＴｄＬ＋ＴｄＯＮ）の一例を示す図である。

オン遅延時間ＴｄＯＮ（実線）は、先にも述べたように、ＰＶＩＮピンに印加される入力電圧Ｖｉｎ（＝電源電圧に相当）が高いほど短くなり、逆に、入力電圧Ｖｉｎが低いほど長くなる。

また、上側遅延時間ＴｄＨ（一点鎖線）は、先にも述べたように、電源電圧依存性を持って変動する下側遅延時間ＴｄＬの最大値よりも長い固定値に設定されている。

一方、下側遅延時間ＴｄＬ（二点鎖線）は、オン遅延時間ＴｄＯＮと同じく、入力電圧Ｖｉｎが高いほど短くなり、逆に、入力電圧Ｖｉｎが低いほど長くなる。すなわち、下側遅延時間ＴｄＬは、オン遅延時間ＴｄＯＮと同じく正の電源電圧依存性を持つ。このような下側遅延時間ＴｄＬであれば、一般的なタイマ（多段積みのインバータなど）を用いて容易に設定することが可能である。

上記したように、第２実施形態では、上側遅延時間ＴｄＨの電源電圧依存性がフラットであるのに対して、下側遅延時間ＴｄＬが正の電源電圧依存性を持つように、上側遅延時間ＴｄＨ及び下側遅延時間ＴｄＬが設定されている。従って、上側遅延時間ＴｄＨから下側遅延時間ＴｄＬを差し引いた差分値（小破線、ＴｄＨ－ＴｄＬ）には、負の電源電圧依存性を持たせることができる。つまり、上記の差分値（＝ＴｄＨ－ＴｄＬ）は、入力電圧Ｖｉｎが高いほど長くなり、逆に、入力電圧Ｖｉｎが低いほど短くなる。

その結果、上記の差分値（＝ＴｄＨ－ＴｄＬ）とオン遅延時間ＴｄＯＮとの和に相当するデッドタイムＤＴ（小破線＋実線）では、オン遅延時間ＴｄＯＮの電源電圧依存性がキャンセルされる。従って、デッドタイムＤＴの電源電圧依存性をフラットに近付けることが可能となる。

図９は、第２実施形態におけるデッドタイムの一例を示す図であり、スイッチ電圧Ｖｓｗの立上り挙動と入力電圧Ｖｉｎとの関係が描写されている。

第２実施形態のスイッチング電源１においても、オン遅延時間ＴｄＯＮは、正の電源電圧依存性を持つ（実線、小破線及び大破線を比較参照）。ただし、オン遅延時間ＴｄＯＮが持つ正の電源電圧依存性は、上側遅延時間ＴｄＨと下側遅延時間ＴｄＬとの差分値（＝ＴｄＨ－ＴｄＬ）が持つ負の電源電圧依存性によりキャンセルされる。従って、入力電圧Ｖｉｎに依らずデッドタイムＤＴを常に一定値に維持することができる。その結果、デッドタイムＤＴを必要最小限の長さに設定することができるので、スイッチング電源１の効率を高めることが可能となる。

＜総括＞
以下では、上記で説明した種々の実施形態について総括的に述べる。

例えば、本明細書中に開示されている駆動回路は、パルス制御信号に応じて上側トランジスタ及び下側トランジスタを相補的にオン／オフするものであって、前記パルス制御信号を第１遅延時間だけ遅らせて上側パルス制御信号を生成するように構成された上側パルス制御信号生成回路と、前記パルス制御信号を第２遅延時間だけ遅らせて下側パルス制御信号を生成するように構成された下側パルス制御信号生成回路と、前記上側パルス制御信号に応じて上側トランジスタをオン／オフするように構成された上側ゲートドライバと、前記下側パルス制御信号に応じて下側トランジスタをオン／オフするように構成された下側ゲートドライバと、を備え、前記上側パルス制御信号が前記上側トランジスタをオンするための論理レベルに切り替わってから前記上側トランジスタが実際にオンするまでのオン遅延時間は、電源電圧が高いほど短くなり、前記電源電圧が低いほど長くなり、前記第１遅延時間は、前記電源電圧に依存せず、前記第２遅延時間は、前記電源電圧が高いほど短くなり、前記電源電圧が低いほど長くなる構成（第１の構成）とされている。

なお、上記第１の構成による駆動回路において、前記上側パルス制御信号生成回路は、前記パルス制御信号を前記第１遅延時間だけ遅らせて第１内部信号を生成するように構成された第１タイマと、前記第１内部信号の信号レベルをシフトして前記上側パルス制御信号を生成するように構成された第１レベルシフタと、を含み、前記下側パルス制御信号生成回路は、前記パルス制御信号の信号レベルをシフトして第２内部信号を生成するように構成された第２レベルシフタと、前記第２内部信号を前記第２遅延時間だけ遅らせて前記下側パルス制御信号を生成するように構成された第２タイマとを含む構成（第２の構成）にしてもよい。

また、上記第２の構成による駆動回路において、前記第１タイマは、前記電源電圧に依存しない内部電源電圧の供給を受けて動作し、前記第２タイマは、前記電源電圧の供給を受けて動作する構成（第３の構成）にしてもよい。

また、上記第２又は第３の構成による駆動回路において、前記第１タイマ及び前記第２タイマは、それぞれ、多段積みのインバータを含む構成（第４の構成）にしてもよい。

また、上記第１～第４いずれかの構成による駆動回路において、前記第１遅延時間は、前記第２遅延時間の最大値よりも長い構成（第５の構成）にしてもよい。

また、例えば、本明細書中に開示されている電源制御装置は、入力電圧から出力電圧を生成するスイッチング電源を制御するものであり、上記第１～第５いずれかの構成による駆動回路と、前記入力電圧から所望の前記出力電圧が生成されるように前記パルス制御信号を生成するように構成されたコントローラを備える構成（第６の構成）とされている。

上記第６の構成による電源制御装置において、前記上側ゲートドライバは、前記上側パルス制御信号に応じて前記入力電圧の印加端とスイッチ電圧の印加端との間に接続されるＮチャネル型の上側トランジスタをオン／オフする構成（第７の構成）にしてもよい。

上記第７の構成による電源制御装置は、前記スイッチ電圧よりもブートキャパシタの充電電圧だけ高いブートストラップ電圧を生成して前記上側ゲートドライバに供給するように構成されたブートストラップ回路をさらに備える構成（第８の構成）にしてもよい。

また、上記第８の構成による電源制御装置において、前記ブートストラップ回路は、前記上側トランジスタのオン／オフに応じて前記ブートキャパシタの容量値を切替可能である構成（第９の構成）にしてもよい。

また、例えば、本明細書中に開示されているスイッチング電源は、上記第６～第９いずれかの構成による電源制御装置を備える構成（第１０の構成）とされている。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換、及び、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

１ スイッチング電源
１０ 電源制御装置（半導体装置）
１１ スイッチ出力段
１２ 駆動回路
１２１ 上側ゲートドライバ
１２２ 下側ゲートドライバ
１２２ａ ドライバ
１２２ｂ インバータ
１２３ 上側パルス制御信号生成回路
１２３ａ レベルシフタ
１２３ｂ タイマ
１２４ 下側パルス制御信号生成回路
１２４ａ レベルシフタ
１２４ｂ タイマ
１３ ブートストラップ回路
１４ コントローラ
Ｃ１ キャパシタ
ＣＡＰ キャパシタ回路（ブートキャパシタ）
Ｄ１ ダイオード
Ｌ１ インダクタ
Ｎ１、Ｎ２ トランジスタ（Ｎチャネル型ＭＯＳＦＥＴ）
Ｔ１～Ｔ４ 外部端子

Claims (10)

1. パルス制御信号に応じて上側トランジスタ及び下側トランジスタを相補的にオン／オフするように構成された駆動回路であって、
   前記パルス制御信号を第１遅延時間だけ遅らせて上側パルス制御信号を生成するように構成された上側パルス制御信号生成回路と、
   前記パルス制御信号を第２遅延時間だけ遅らせて下側パルス制御信号を生成するように構成された下側パルス制御信号生成回路と、
   前記上側パルス制御信号に応じて上側トランジスタをオン／オフするように構成された上側ゲートドライバと、
   前記下側パルス制御信号に応じて下側トランジスタをオン／オフするように構成された下側ゲートドライバと、
   を備え、
   前記上側パルス制御信号が前記上側トランジスタをオンするための論理レベルに切り替わってから前記上側トランジスタが実際にオンするまでのオン遅延時間は、電源電圧が高いほど短くなり、前記電源電圧が低いほど長くなり、
   前記第１遅延時間は、前記電源電圧に依存せず、
   前記第２遅延時間は、前記電源電圧が高いほど短くなり、前記電源電圧が低いほど長くなる、駆動回路。
2. 前記上側パルス制御信号生成回路は、前記パルス制御信号を前記第１遅延時間だけ遅らせて第１内部信号を生成するように構成された第１タイマと、前記第１内部信号の信号レベルをシフトして前記上側パルス制御信号を生成するように構成された第１レベルシフタと、を含み、
   前記下側パルス制御信号生成回路は、前記パルス制御信号の信号レベルをシフトして第２内部信号を生成するように構成された第２レベルシフタと、前記第２内部信号を前記第２遅延時間だけ遅らせて前記下側パルス制御信号を生成するように構成された第２タイマと、を含む、請求項１に記載の駆動回路。
3. 前記第１タイマは、前記電源電圧に依存しない内部電源電圧の供給を受けて動作し、前記第２タイマは、前記電源電圧の供給を受けて動作する、請求項２に記載の駆動回路。
4. 前記第１タイマ及び前記第２タイマは、それぞれ、多段積みのインバータを含む、請求項２又は３に記載の駆動回路。
5. 前記第１遅延時間は、前記第２遅延時間の最大値よりも長い、請求項１～４のいずれか一項に記載の駆動回路。
6. 入力電圧から出力電圧を生成するスイッチング電源を制御するように構成された電源制御装置であって、
   請求項１～５のいずれか一項に記載の駆動回路と、
   前記入力電圧から所望の前記出力電圧が生成されるように前記パルス制御信号を生成するように構成されたコントローラと、
   を備える、電源制御装置。
7. 前記上側ゲートドライバは、前記上側パルス制御信号に応じて前記入力電圧の印加端とスイッチ電圧の印加端との間に接続されるＮチャネル型の上側トランジスタをオン／オフする、請求項６に記載の電源制御装置。
8. 前記スイッチ電圧よりもブートキャパシタの充電電圧だけ高いブートストラップ電圧を生成して前記上側ゲートドライバに供給するように構成されたブートストラップ回路をさらに備える、請求項７に記載の電源制御装置。
9. 前記ブートストラップ回路は、前記上側トランジスタのオン／オフに応じて前記ブートキャパシタの容量値を切替可能である、請求項８に記載の電源制御装置。
10. 請求項６～９のいずれか一項に記載の電源制御装置を備える、スイッチング電源。

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