WO2006115178A1

WO2006115178A1 - 出力装置及びこれを備えた電子機器

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Publication number: WO2006115178A1
Application number: PCT/JP2006/308349
Authority: WO
Inventors: Masaki Omi
Original assignee: Rohm Co., Ltd.
Priority date: 2005-04-21
Filing date: 2006-04-20
Publication date: 2006-11-02
Also published as: JP4657789B2; CN100525034C; JP2006304500A; US20090251118A1; CN101133544A; KR20070121652A; US7750609B2; TW200701612A

Abstract

　本発明に係るスイッチング電源ＩＣ２１は、インダクタＬｅｘを介して入力電圧Ｖｉｎが印加される端子Ｔ２と；負荷ＬＥＤへの出力電圧Ｖｏｕｔが引き出される端子Ｔ３と；端子Ｔ２と接地端との間に接続されたトランジスタＮ１と；端子Ｔ２と端子Ｔ３との間に接続されたトランジスタＰ１と；端子Ｔ３とトランジスタＰ１のバックゲートとの間に接続されたトランジスタＰ２と；各トランジスタのスイッチング制御を行うスイッチング制御部ＣＴＲＬと；を集積化して成り、スイッチング制御部ＣＴＲＬは、昇圧駆動時には、トランジスタＰ２を常時オン状態とした上で、トランジスタＮ１、Ｐ１を相補的にスイッチング制御する一方、駆動停止時には、トランジスタＮ１、Ｐ１、Ｐ２をいずれもオフ状態になるように制御する構成とされている。

Description

明細書

出力装置及びこれを備えた電子機器

技術分野

[0001] 本発明は、入力電圧を昇圧して出力電圧を生成する昇圧型スイッチング電源装置

(チヨツバ型電源装置）に関するものである。

背景技術

[0002] 図 6Aに示す通り、従来の昇圧型スイッチング電源 IC [Integrated Circuit] 100は、それに集積ィ匕されたパワートランジスタ PTを用いて、外付けされたインダクタ Lexに流れる電流をスイッチング制御し、同じく外付けのショットキーノリアダイオード SBD 及び平滑コンデンサ Cexから成る整流平滑手段を用いて、負荷 Zへの出力電圧 Vou tを生成する構成とされてヽた。

[0003] なお、本願発明に関するその他の従来技術としては、回路を構成したときにさまざまな問題点を招来する寄生ダイオードによる不具合の発生を防止することができる半導体装置 (特許文献 1を参照)や、整流素子として MOSFETを用いた場合にも MO SFETでの電圧降下を抑制し、整流効率の低下を防止することができる整流回路（特許文献 2を参照）、並びに、電源回路の出力段回路の占有面積を低減でき、出力端子に負荷と並列に接続されたコンデンサからの逆流を容易に阻止できる電源回路 (特許文献 3を参照)などが種々開示'提案されている。

特許文献 1 :特開平 8— 186261号公報（図 3)

特許文献 2：特開平 11― 233730号公報

特許文献 3：特開 2003— 347913号公報

発明の開示

発明が解決しょうとする課題

[0004] 確力に、上記従来の昇圧型スイッチング電源 IC100であれば、ノワートランジスタ P

Tのオン Zオフ制御（デューティ制御）を行うことにより、入力電圧 Vinを昇圧して出力電圧 Voutを得ることが可能である。

[0005] し力しながら、図 6Aに示す昇圧型スイッチング電源 IC100では、装置の駆動を停止するに際して、パワートランジスタ PTのスイッチング制御を止めても、入力電圧 Vin の印加端力負荷 Zへの電流経路が遮断されるわけではないため、入力電圧 Vinの変動等によって負荷 Zにリーク電流が流れてしまうおそれがあり、パワーオフ機能としては不十分である、という課題があった。

[0006] 上記課題を解決する手段としては、図 6Bに示すように、上記の電流経路を遮断するトランジスタ Qexを外付けする構成が考えられるが、当該構成では、トランジスタ Qe Xの実装に伴ヽ、当該昇圧型スイッチング電源 IC100を搭載する電子機器全体としての小型化 ·軽薄化が阻害される、という課題があった。

[0007] また、上記トランジスタ Qexを外付けした構成としても、図 6Cに示すように、負荷 Zに対する出力電圧 Voutの供給端が低電位端にショート (地絡)した場合には、インダクタ Lex若しくはショットキーノリアダイオード SBDに大電流が流れ、これらの素子が破壊されてしまう、という課題もあった。

[0008] なお、先述の特許文献 1〜3で開示'提案されている従来技術は、いずれも、入力電圧 Vinの印加端力負荷 Zへの電流経路を適切に遮断する技術ではなぐ上記課題を解決し得るものではな力つた。

[0009] 本発明は、上記の問題点に鑑み、状況に応じて入力電圧の印加端から負荷への電流経路を適切に遮断することが可能な昇圧型スイッチング電源装置を提供し、もつてこれを搭載した電子機器の小型化並びに信頼性の向上に貢献することを目的とする。

課題を解決するための手段

[0010] 上記された目的を達成するために、本発明に係る昇圧型スイッチング電源装置は、外付けのインダクタを介して入力電圧が印加される入力端子と;負荷への出力電圧力 S引き出される出力端子と;前記入力端子と所定の基準電圧端との間に接続された出力トランジスタと;前記入力端子と前記出力端子との間に接続された第 1の Pチヤネル電界効果トランジスタと;前記出力端子と第 1の Pチャネル電界効果トランジスタのノックゲートとの間に接続された第 2の Pチャネル電界効果トランジスタと；前記出力トランジスタ、並びに、第 1、第 2の Pチャネル電界効果トランジスタのスイッチング制御を行うスイッチング制御部と；を集積ィ匕して成り、前記スイッチング制御部は、入力電圧を昇圧して出力電圧を得る際には、第 2の Pチャネル電界効果トランジスタを常時オン状態とした上で、前記出力トランジスタ及び第 1の Pチャネル電界効果トランジスタを相補的にスイッチング制御する一方、装置の駆動を停止する際には、前記出力トランジスタ、並びに、第 1、第 2の Pチャネル電界効果トランジスタをいずれもオフ状態になるように制御する構成 (第 1の構成）とされて！/、る。

[0011] このような構成とすることにより、第 1の Pチャネル電界効果トランジスタを介する電流経路は元より、これに付随するボディダイオードを介した電流経路をも、第 2の Pチヤネル電界効果トランジスタによって遮断することができる。従って、リーク電流遮断用のトランジスタを外付けしていた従来構成と異なり、これを搭載する電子機器の小型ィ匕 '軽薄化を阻害することなぐ状況に応じて入力電圧の印加端から負荷への電流経路を適切に遮断することが可能となる。

[0012] なお、上記第 1の構成から成る昇圧型スイッチング電源装置は、前記入力電圧が直接印加される電源端子と;ソースが第 1の Pチャネル電界効果トランジスタのバックゲートに接続され、ドレインが前記電源端子に接続され、ゲートが前記出力端子に接続された第 3の Pチャネル電界効果トランジスタと；を集積化して成る構成 (第 2の構成）にするとよい。このような構成とすること〖こより、出力電圧が所定の電位レベルまで低下したとき、第 1、第 2の Pチャネル電界効果トランジスタのバックゲートを入力電圧に固定し、そのオフ状態をより確実なものとすることが可能となる。

[0013] また、上記第 1の構成力も成る昇圧型スイッチング電源装置において、前記スィッチング制御部は、装置の駆動を停止するに際して、第 1、第 2の Pチャネル電界効果トランジスタのゲートに前記入力電圧を印加する構成 (第 3の構成）にするとよい。このような構成とすることにより、出力電圧を急峻に立ち下げることができる。また、当該構成であれば、入力端子に現れる電圧が装置の駆動停止と同時に跳ね上がることを回避することができるため、装置の耐圧マージンを不必要に高めずに済むようになる。

[0014] また、上記第 2の構成力も成る昇圧型スイッチング電源装置においても、前記スイツチング制御部は、装置の駆動を停止するに際して、第 1、第 2の Pチャネル電界効果トランジスタのゲートに前記入力電圧を印加する構成 (第 4の構成）にするとよい。このような構成とすることにより、第 1、第 2の Pチャネル電界効果トランジスタがオン状態となる期間において、第 3の Pチャネル電界効果トランジスタをオフ状態とし、第 1、第 2 の Pチャネル電界効果トランジスタのバックゲートをフロート状態とすることができるので、第 3の Pチャネル電界効果トランジスタを介して、電源端子から電力供給を受ける内部回路に過大電流が流入することを回避し、その素子破壊を防止することが可能となる。

[0015] また、上記第 1または第 2の構成力も成る昇圧型スイッチング電源装置において、前記スイッチング制御部は、装置の駆動を停止する際、第 1、第 2の Pチャネル電界効果トランジスタのゲートに前記出力電圧を印加する構成 (第 5の構成）としてもよい。このような構成とすることにより、装置を何度もオン Zオフさせる必要がある場合でも、電力損失を低減し、その効率を高めることが可能となる。

[0016] また、上記第 1〜第 5いずれかの構成から成る昇圧型スイッチング電源装置は、前記出力電圧に応じて変動する帰還電圧と所定の目標設定電圧との差分を増幅して誤差電圧信号を生成する誤差増幅器と、所定の三角波電圧信号を生成する発振器と、前記誤差電圧信号と前記三角波電圧信号を比較して PWM信号を生成する PW Mコンパレータと、を集積ィ匕して成り、前記スイッチング制御部は、入力電圧を昇圧して出力電圧を得る際、前記 PWM信号に基づいて、前記出力トランジスタ及び第 1の Pチャネル電界効果トランジスタを相補的にスイッチング制御する構成 (第 6の構成）にするとよい。このような構成とすることにより、出力電圧をその目標設定値に合わせ込むことができる。

[0017] また、上記第 1〜第 6いずれかの構成から成る昇圧型スイッチング電源装置は、前記出力電圧を監視して、前記スイッチング制御部に出力ショートが生じているか否かを報知するための出力ショート検出信号を生成する出力ショート検出回路を有して成り、前記スイッチング制御部は、前記出力ショート検出信号に基づいて出力ショートが生じたことを認識したとき、前記出力トランジスタ、並びに、第 1、第 2の Pチャネル電界効果トランジスタをいずれもオフ状態とする構成 (第 7の構成）にするとよい。このような構成であれば、インダクタカスイッチング電源装置に短絡電流が流れることを防ぐことができ、延いては、装置内部の素子や外付け部品の破壊を未然に回避することが可能となる。 [0018] なお、上記第 7の構成力も成る昇圧型スイッチング電源装置において、前記出力ショート検出回路は、前記出力電圧が所定の閾値電圧を下回ったときに、その出力論理を反転するコンパレータと；装置が起動して力所定の出力検出マスク期間中には、前記コンパレータの出力論理に依らず、一定の出力を行う一方、前記出力検出マスク期間の経過後は、前記コンパレータの出力論理を反映して、前記出力ショート検出信号の出力論理を反転させる出力検出マスク手段と；を有して成り、前記スィッチング制御部は、前記出力ショート検出信号に応じて出力ショートが生じたことを認識し、前記出力トランジスタ、並びに第 1、第 2の Pチャネル電界効果トランジスタをいずれもオフ状態とする構成 (第 8の構成）にするとよい。このような構成とすることにより、前記コンパレータの出力検出不能に起因する起動時の立ち上げ不良を防ぐことが可能となる。

[0019] また、本発明に係る電子機器は、装置電源の出力変換手段として、上記第 1〜第 8 いずれかの構成から成る昇圧型スイッチング電源装置を備えて成る。なお、前記装置電源としては、ノッテリを用いることができる。このような構成とすることにより、電子機器の小型化並びに信頼性向上を図ることが可能となる。

発明の効果

[0020] 上記したように、本発明に係る昇圧型スイッチング電源装置であれば、入力電圧の印加端力負荷への電流経路を状況に応じて適切に遮断することが可能となり、延いては、これを搭載した電子機器の小型化並びに信頼性向上に貢献することが可能となる。

図面の簡単な説明

[0021] [図 1]は、本発明に係る携帯電話端末の一実施形態を示すブロック図である。

[図 2]は、 DCZDCコンバータ 20の一構成例を示す回路図である。

[図 3]は、スイッチング電源 IC21のパワーオフ動作の一例を説明するための図である

[図 4]は、スイッチング電源 IC21のパワーオフ動作の別の一例を説明するための図である。

[図 5]は、スイッチング電源 IC21の出力ショート保護動作の一例を説明するための図である。

圆 6A]、

圆 6B]、

[図 6C]は、いずれも、 DCZDCコンバータの一従来例を示す回路図である符号の説明

10 バッテリ

20 DCZDCコンバータ（スイッチングレギユレータ）

30 TFT液晶パネル

21 スイッチング電源 IC

211 スィッチ駆動回路

212 出力帰還回路

213 出力ショート (地絡)検出回路

CTRL スイッチング制御部

N1〜N3 Nチャネル電界効果トランジスタ

P1〜P3 Pチャネル電界効果トランジスタ

ERR 誤差増幅器

E1 直流電圧源

OSC 発振器

CMP1〜CMP2 コンノレータ

II 定電流源

C1 コンデンサ

R1〜R3 抵抗

SW スィッチ素子

INV インパータ

OR 論理和回路

T1〜T4 外部端子

Lex インダクタ (外付け）

Cex 平滑コンデンサ（外付け） Rex 抵抗 (外付け）

発明を実施するための最良の形態

[0023] 以下では、携帯電話端末に搭載され、ノッテリの出力電圧を変換して端末各部 (例えば TFT[Thin Film Transistor]液晶パネル）の駆動電圧を生成する DCZDCコンバータに本発明を適用した場合を例に挙げて説明を行う。

[0024] 図 1は、本発明に係る携帯電話端末の一実施形態を示すブロック図（特に、 TFT液晶パネルへの電源系部分)である。本図に示すように、本実施形態の携帯電話端末は、装置電源であるノッテリ 10と、ノッテリ 10の出力変換手段である DCZDCコンパータ 20と、携帯電話端末の表示手段である TFT液晶パネル 30と、を有して成る。なお、本図には明示されていないが、本実施形態の携帯電話端末は、上記構成要素のほか、その本質機能 (通信機能など)を実現する手段として、送受信回路部、スピ一力部、マイク部、表示部、操作部、メモリ部など、を当然に有して成る。

[0025] DCZDCコンバータ 20は、バッテリ 10から印加される入力電圧 Vinから一定の出力電圧 Voutを生成し、該出力電圧 Voutを TFT液晶パネル 30に供給する。

[0026] 図 2は、 DCZDCコンバータ 20の一構成例を示す回路図（一部にブロックを含む）である。本図に示す通り、本実施形態の DCZDCコンバータ 20は、スイッチング電源 IC21のほ力外付けのインダクタ Lex、平滑コンデンサ Cex、及び、抵抗 Rexを有して成る昇圧型スイッチングレギユレータ（チヨッパ型レギユレータ）である。

[0027] スイッチング電源 IC21は、回路ブロック的に見ると、スィッチ駆動回路 211と、出力帰還回路 212と、出力ショート (地絡)検出回路 213と、を有するほか、外部との電気的な接続手段として、外部端子 T1〜T4を有して成る。なお、スイッチング電源 IC21 には、上記した回路ブロックのほか、その他の保護回路ブロック (低入力誤動作防止回路や熱保護回路など)を適宜組み込んでも構わなヽ。

[0028] スィッチ駆動回路 211は、スイッチング制御部 CTRLと、 Nチャネル電界効果トランジスタ N1と、 Pチャネル電界効果トランジスタ P1〜P3と、を有して成る。

[0029] 出力帰還回路 212は、誤差増幅器 ERRと、直流電圧源 E1と、発振器 OSCと、コンパレータ CMP1と、を有して成る。

[0030] 出力ショート（地絡)検出回路 213は、コンパレータ CMP2と、定電流源 IIと、コンデンサ CIと、スィッチ素子 SWと、インバータ INVと、 Nチャネル電界効果トランジスタ N 2〜N3と、抵抗 R1〜R3と、論理和回路 ORと、を有して成る。

[0031] スイッチング制御部 CTRLの電源入力端、並びに、その他の内部回路 (不図示）の電源入力端は、いずれも、外部端子 T1 (電源端子）に接続されている。

[0032] トランジスタ N1のドレインは、外部端子 T2 (入力端子）に接続されて!、る。トランジスタ N1のソースは、接地されている。トランジスタ N1のゲートは、スイッチング制御部 C TRLのゲート信号出力端に接続されて、る。

[0033] トランジスタ P1のドレインは、外部端子 T2に接続されている。トランジスタ P1のソースは、外部端子 T3 (出力端子）に接続されている。トランジスタ P1のゲートは、スイツチング制御部 CTRLのゲート信号出力端に接続されている。なお、トランジスタでのドレインとバックゲートとの間には、アノードがドレインに接続され、力ソードがバックゲートに接続された形で、ボディダイオード BD1が付随して、る。

[0034] トランジスタ P2のドレインは、外部端子 T3に接続されている。トランジスタ P2のソースは、トランジスタ P1のバックゲートに接続されている。トランジスタ P2のゲートは、スイッチング制御部 CTRLのゲート信号出力端に接続されて、る。トランジスタ P2のバックゲートは、自身のソースに接続されている。なお、トランジスタ P2のドレインとバックゲートとの間には、アノードがドレインに接続され、力ソードがバックゲートに接続された形で、ボディダイオード BD2が付随して!/、る。

[0035] トランジスタ P3のドレインは、外部端子 T1に接続されて!、る。トランジスタ P3のソースは、トランジスタ P1のバックゲートに接続されている。トランジスタ P3のゲートは、外部端子 T3に接続されている。トランジスタ P3のバックゲートは、自身のソースに接続されている。

[0036] 誤差増幅器 ERRの反転入力端（-)は、外部端子 T4 (出力帰還端子）に接続されている。誤差増幅器 ERRの非反転入力端（+ )は、直流電圧源 E1の正極端に接続されている。直流電圧源 E1の負極端は接地されている。コンパレータ CMP1の非反転入力端（+ )は、誤差増幅器 ERRの出力端に接続されている。コンパレータ CMP 1の反転入力端（-)は、発振器 OSCの出力端に接続されている。コンパレータ CM PIの出力端は、スイッチング制御部 CTRLの PWM信号入力端に接続されている。 [0037] コンパレータ CMP2の非反転入力端（+ )は、外部端子 T3に接続されている。コンノルータ CMP2の反転入力端（-)は、電源ラインと接地端との間に直列接続される抵抗 R2、 R3の接続ノードに接続されている。コンパレータ CMP2の出力端は、論理和回路 ORの一入力端に接続されている。スィッチ素子 SWの一端は、定電流源 IIを介して電源ラインに接続されている。スィッチ素子 SWの他端は、コンデンサ C1を介して接地される一方、トランジスタ N2のゲート及びトランジスタ N3のドレインにも各々接続されている。スィッチ素子 SWの制御端は、起動信号 Sstartの印加端に接続されている。トランジスタ N2のドレインは、抵抗 R1を介して電源ラインに接続される一方、論理和回路 ORの他入力端にも接続されている。トランジスタ N2、 N3のソースは接地されている。トランジスタ N3のゲートは、インバータ INVを介して、起動信号 Sst artの印加端に接続されている。論理和回路 ORの出力端は、スイッチング制御部 C TRLの検出信号入力端に接続されている。

[0038] スイッチング電源 IC21の外部において、外部端子 T1は、ノッテリ 10から与えられる入力電圧 Vinの印加端に接続される一方、インダクタ Lexの一端にも接続されてヽる。外部端子 T2は、インダクタ Lexの他端に接続されている。外部端子 T3は、平滑コンデンサ Cexを介して接地される一方、負荷である TFT液晶パネル 30の発光ダイオード列 LEDのアノード端に接続されている。外部端子 T4は、抵抗 Rexを介して接地される一方、発光ダイオード列 LEDの力ソード端にも接続されて、る。

[0039] まず、上記構成力も成るスイッチング電源 IC21の基本動作 (直流 Z直流変換動作 )について説明する。

[0040] トランジスタ N1は、スイッチング制御部 CTRLからのゲート電圧 Vnに応じてスィッチング制御（開閉制御）される出力トランジスタであり、トランジスタ P1は、スイッチング制御部 CTRL力のゲート電圧 Vplに応じてスイッチング制御（開閉制御）される同期整流トランジスタである。

[0041] スイッチング制御部 CTRLは、入力電圧 Vinを昇圧して出力電圧 Voutを得るに際し、トランジスタ P2を常時オン状態とした上で、トランジスタ Nl、 PIを相補的にスイツチング制御する。

[0042] なお、本明細書中で用いている「相補的」という文言は、トランジスタ Nl、 PIのオン Zオフが完全に逆転して、る場合のほか、貫通電流防止の観点からトランジスタ N1 、 P1のオン/オフ遷移タイミングに所定の遅延を与えて、る場合をも含むものとする

[0043] トランジスタ N1がオン状態にされると、インダクタ Lexには、トランジスタ N1を介して、接地端に向けたスィッチ電流が流れ、その電気工ネルギが蓄えられる。なお、トランジスタ N1のオン期間において、すでに平滑コンデンサ Cexに電荷が蓄積されていた場合、負荷である発光ダイオード列 LEDには、平滑コンデンサ Cexからの電流が流れることになる。また、このとき、同期整流素子であるトランジスタ P1は、トランジスタ N 1のオン状態に対して相補的にオフ状態とされるため、平滑コンデンサ C 1からトランジスタ N1に向けて電流が流れ込むことはな、。

[0044] 一方、トランジスタ N1がオフ状態にされると、インダクタ Lexに生じた逆起電圧によつて、そこに蓄積されていた電気工ネルギが放出される。このとき、トランジスタ P1は、トランジスタ N 1のオフ状態に対して相補的にオン状態とされるため、外部端子 T2からトランジスタ P1を介して流れる電流は、外部端子 T3から負荷である発光ダイオード列 LEDに流れ込むとともに、平滑コンデンサ Cexを介して接地端にも流れ込み、該平滑コンデンサ Cexを充電することになる。上記の動作が繰り返されることによって、負荷である発光ダイオード列 LEDには、平滑コンデンサ Cexにより平滑された直流出力が供給される。

[0045] このように、本実施形態のスイッチング電源 IC21は、トランジスタ Nl、 PIのスィッチング制御により、入力電圧 Vinを昇圧して出力電圧 Voutを生成するチヨッパ型昇圧回路の一構成要素として機能するものである。

[0046] 次に、上記構成力も成るスイッチング電源 IC21の出力帰還制御について説明する

[0047] スイッチング電源 IC21において、誤差増幅器 ERRは、抵抗 Rexの一端から引き出される出力帰還電圧 Vfb (出力電圧 Voutの実際値に相当）と、直流電圧源 E1で生成される参照電圧 Vref (出力電圧 Voutの目標設定値 Vtargetに相当）との差分を増幅して誤差電圧信号 Verrを生成する。すなわち、誤差電圧信号 Verrの電圧レべルは、出力電圧 Voutがその目標設定値 Vtarge りも低いほど、高レベルとなる。一方、発振器 OSCは、所定の三角波電圧信号 Vslopeを生成する。

[0048] コンパレータ CMP1は、誤差電圧信号 Verrと三角波電圧信号 Vslopeとを比較して PWM [Pulse Width Modulation]信号を生成する PWMコンパレータである。すなわち、 PWM信号のオンデューティ（単位期間に占めるトランジスタ N1のオン期間の比）は、誤差電圧信号 Verrと三角波電圧信号 Vslopeとの相対的な高低に応じて逐次変動する。具体的に述べると、出力電圧 Voutがその目標設定値 Vtarge りも低いほど、 PWM信号のオンデューティは大きくなり、出力電圧 Voutがその目標設定値 Vta rgetに近付くにつれて、 PWM信号のオンデューティは小さくなる。

[0049] スイッチング制御部 CTRLは、入力電圧 Vinを昇圧して出力電圧 Voutを得るに際し、 PWM信号に応じてトランジスタ N1及びトランジスタ P1を相補的にスイッチング制御する。具体的に述べると、スイッチング制御部 CTRLは、 PWM信号のオン期間には、トランジスタ N1をオン状態、トランジスタ P1をオフ状態とする一方、 PWM信号のオフ期間には、トランジスタ N1をオフ状態、トランジスタ P1をオン状態とする。

[0050] このように、本実施形態のスイッチング電源 IC21は、誤差電圧信号 Verrに基づく出力帰還制御により、出力電圧 Voutをその目標設定値 Vtargetに合わせ込むことができる。

[0051] 次に、上記構成力も成るスイッチング電源 IC21の駆動停止動作 (パワーオフ動作）について、図 2及び図 3を参照しながら、詳細に説明する。図 3は、スイッチング電源 I C21のパワーオフ動作の一例を説明するための図であり、特に、装置の駆動を停止するに際して、トランジスタ Pl、 P2のゲートに入力電圧 Vinを印加する場合の装置挙動を示している。

[0052] 時刻 tlにて、スイッチング電源 IC21にパワーオフが指示されると、トランジスタ N1 には、ゲート電圧 Vnとして接地電位が印加され、トランジスタ N1はオフ状態とされる。これにより、スイッチング電源 IC21の昇圧動作は停止される。

[0053] 一方、トランジスタお、 P2には、ゲート電圧 Vpl、 Vp2としていずれも入力電圧 Vin が印加される。ただし、出力電圧 Voutは、未だ入力電圧 Vouはりも高いレベルを維持しているため、トランジスタお、 P2のゲート電位 (Vin)は、そのソース電位 (Vout) よりも低い状態となる。従って、トランジスタお、 P2は、上記ゲート電圧の変遷に依らず、引き続きオン状態に維持される。その結果、平滑コンデンサ Cexの蓄積電荷は、トランジスタ P1を介して、入力電圧 Vinの印加端側へと急速に放電され、出力電圧 V outは急峻に低下する（時刻 tl〜t2)。

[0054] このように、スイッチング電源 IC21のパワーオフに際して、トランジスタお、 P2のゲートに入力電圧 Vinを印加する構成とすることにより、出力電圧 Voutを急峻に立ち下げることができる。また、当該構成であれば、外部端子 T2に現れる電圧 Vxが上記パヮーオフと同時に跳ね上がることを回避することができるため、スイッチング電源 IC21 の耐圧マージンを不必要に高めずに済むようになる。

[0055] その後、時刻 t2にて、出力電圧 Voutが入力電圧 Vinまで低下すると、トランジスタ Pl、 P2はオフ状態に遷移される。これにより、外部端子 T2から発光ダイオード列 LE Dへの電流経路を遮断することができるので、これ以後に入力電圧 Vinの変動等が生じた場合であっても、発光ダイオード列 LEDへのリーク電流を適切に防止することが可能となる。また、当該構成であれば、リーク電流遮断用のトランジスタ（図 6Bを参照)を外付けする必要がないので、携帯電話端末全体としての小型化'軽薄化を阻害することもない。時刻 t2以後、出力電圧 Voutは、図示しない内部のプルダウン回路により、約 10 [ms]で 0[V]になる。

[0056] なお、上記したトランジスタ P2は、トランジスタ P1に付随するボディダイオード BD1 を介した電流経路を遮断する手段として設けられている。すなわち、トランジスタでのスイッチング特性を高めるベぐ単純にトランジスタ P1のバックゲートとソースを接続した構成では、ボディダイオード BD1を介して、インダクタ Lexから発光ダイオード列 L EDへの電流経路が存在するところ、当該電流経路上にトランジスタ P2を配設し、かつ、スイッチング電源 IC21の駆動停止に際して、トランジスタお、 P2をいずれもオフ状態とする構成とすることにより、上記電流経路を遮断して、インダクタ Lexから発光ダイオード列 LEDへのリーク電流を防止することが可能となる。

[0057] 一方、トランジスタ P3について見ると、そのゲート電位（出力電圧 Vout)は、時刻 tl 〜t2には、先述の通り急峻に低下していき、時刻 t2にて、トランジスタお、 P2がオフ状態とされて以後も、緩や力ながら継続的に低下していく。これに対して、トランジスタ P3のソース電位 Vyは、時刻 tl〜t2には、出力電圧 Voutとともに急峻に低下する一方、時刻 t2以後については、ボディダイオード BD1を介して外部端子 T2に吊られるため、電圧 Vx (入力電圧 Vin)に維持される。従って、トランジスタ P3は、出力電圧 Voutが Vin—V 1. 0[V]程度に低下するまで、オフ状態に維持され、時刻 t3にて

GS

、出力電圧 Voutが上記電位レベルにまで低下した時点で、何ら制御を要することなく、自発的にオン状態へと遷移される。すなわち、トランジスタ P3は、出力電圧 Vout が上記の電位レベルにまで低下したとき、トランジスタお、 P2のバックゲートをその時点での最高電位である入力電圧 Vinに固定する手段であると言える。このような構成とすることにより、トランジスタお、 P2のバックゲートを高電位にバイアスし、そのオフ状態をより確実なものとすることが可能となる。

[0058] また、ここで重要なことは、トランジスタお、 P2がオン状態となる時刻 tl〜t2 (すなわち、平滑コンデンサ Cexに蓄積された電荷の急速放電期間）において、トランジスタ P3がオフ状態とされ、トランジスタお、 P2のバックゲートがフロート状態とされることである。このような動作が実現されることにより、トランジスタ P3を介して外部端子 T1 力電力供給を受ける内部回路に過大電流が流入することを回避し、その素子破壊を防止することが可能となる。

[0059] なお、上記の実施形態では、装置の駆動を停止するに際して、トランジスタお、 P2 のゲートに入力電圧 Vinを印加する場合を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなぐ図 4に示すように、装置の駆動を停止するに際して、トランジスタ Pl、 P2のゲートに出力電圧 Voutを印加する構成としても構わない。

[0060] このような構成とした場合、時刻 tlにて、スイッチング電源 IC21にパワーオフが指示された時点で、トランジスタお、 P2はオフ状態に遷移される。その結果、先述の実施形態に比べると、平滑コンデンサ Cexに蓄積された電荷の放電経路が少なくなり、出力電圧 Voutは徐々に低下することになる。従って、スイッチング電源 IC21を何度もオン Zオフさせる必要がある場合には、当該構成を採用することで、電力損失を低減し、その効率を高めることが可能となる。

[0061] ただし、パワーオフと同時にトランジスタ Pl、 P2をオフ状態に遷移させる当該構成では、インダクタ Lexに蓄積された電気工ネルギによって、外部端子 T2に現れる電圧 Vxが上記パワーオフと同時に跳ね上がるおそれがある。そのため、当該構成を採用する際には、スイッチング電源 IC21の耐圧マージンを十分に高めておく必要がある。

[0062] 最後に、上記構成力も成るスイッチング電源 IC21の出力ショート保護動作について図 5を参照しながら詳細に説明する。

[0063] 時刻 t4にて、スイッチング電源 IC21が外部からのィネーブル信号により動作を開始すると、出力電圧 Voutは、所定の傾きをもって徐々にその上昇を開始する。なお

、時刻 t4以前にも、入力電圧 Vinとして 3. 6 [V]は印加されているので、図 5の波形となる。

[0064] コンパレータ CMP2は、出力電圧 Voutと所定の閾値電圧 (抵抗 R2、 R3の接続ノードから引き出される入力電圧 Vinの分圧電圧）とを比較する手段であり、その比較出力である電圧信号 Vbの論理 (ノヽィレベル Zローレベル）は、出力電圧 Voutと閾値電圧との相対的な高低に応じて変遷する。より具体的に述べると、出力電圧 Voutが閾値電圧よりも高いときには、電圧信号 Vbの論理がハイレベルとなり、そうでないときには、電圧信号 Vbの論理がローレベルとなる。従って、当該電圧信号 Vbの論理を監視することで、出力ショート (地絡)の発生有無を検出することが可能となる。

[0065] ただし、スイッチング電源 IC21の動作開始直後は、コンパレータ CMP2自体の出力検出不能期間であり、電圧信号 Vbの論理は、出力電圧 Voutの上昇に依らず、口一レベルのままとなる。従って、当該電圧信号 Vbをそのまま出力ショート検出信号（スイッチング制御部 CTRLに出力ショートが生じているか否かを報知するための信号 )として用いると、スイッチング電源 IC21を起動してからしばらくの期間、出力ショート力 S誤検出されること〖こなる。

[0066] そこで、本実施形態のスイッチング電源 IC21では、上記誤検出を回避すベぐ次のような信号処理（出力検出マスク処理）が行われる。

[0067] すなわち、本実施形態のスイッチング電源 IC21では、上記スイッチング電源 IC21 の動作開始に合わせて、スィッチ素子 SWの開閉制御を行うための起動信号 Sstart が入力（図 5ではハイレベル遷移）され、スィッチ素子 SWがオン状態、トランジスタ N 3がオフ状態とされる。なお、トランジスタ N3は、起動信号 Sstartの非入力時にオン状態とされるコンデンサ C 1の放電手段である。 [0068] 上記のスィッチ制御により、コンデンサ C1の充電が開始され、トランジスタ N2のゲート端に印加される電圧信号 Vaが徐々に上昇を開始する。このとき、電圧信号 Vaが所定の閾値電圧 Vthに達するまでは、トランジスタ N2がオフ状態に維持され、そのドレインから引き出される電圧信号 Vc (出力検出マスク信号）はハイレベルのままとなる

[0069] なお、電圧信号 Vaが閾値電圧 Vthに達するまでの所要期間（時刻 t4〜t5)は、出力検出マスク期間に相当する期間であって、先述したコンパレータ CMP2の出力検出不能期間よりも長く設定されている。当該マスク期間の長短は、定電流源 IIで生成する定電流値、若しくは、コンデンサ C1の容量値を適宜選択することで、容易に調整することが可能である。

[0070] 論理和回路 ORは、電圧信号 Vb、 Vcの論理和演算で得られた電圧信号を出力ショート検出信号 Vdとしてスイッチング制御部 CTRLに送出する。従って、出力ショート検出信号 Vdの論理は、電圧信号 Vb、 Vcの一方でもハイレベルであればハイレベルとなり、電圧信号 Vb、 Vcがいずれもローレベルである場合にのみローレベルとなる。

[0071] ここで、電圧信号 Vaが閾値電圧 Vthに達するまでの期間（時刻 t4〜t5)は、先述した通り、電圧信号 Vcがハイレベルとなる。そのため、当該期間中は、コンパレータ C MP2の出力検出不能に起因して、電圧信号 Vbがローレベルに維持されたとしても、その論理が電圧信号 Vcのハイレベルによってマスクされ、出力ショート検出信号 Vd の論理がハイレベルとなる。従って、当該論理の出力ショート検出信号 Vdを受けたスイッチング制御部 CTRLでは、出力ショートが生じていないと認識して、通常動作を行うことができるので、起動時の立ち上げ不良を防ぐことが可能となる。

[0072] その後、コンデンサ C1の充電が進み、時刻 t5にて、電圧信号 Vaが閾値電圧 Vth に達すると、トランジスタ N2がオン状態に遷移され、そのドレインから引き出される電圧信号 Vcがローレベル（ほぼ接地電位）に変遷される。このとき、時刻 t5では、既にコンデンサ CMP2の出力検出が可能となっており、出力電圧 Voutの立ち上がりに応じて、電圧信号 Vbがハイレベルとなっている。従って、論理和回路 ORで得られる出力ショート検出信号 Vdの論理は、電圧信号 Vbの論理状態を反映してノ、ィレベルとなり、当該論理の出力ショート検出信号 Vdを受けたスイッチング制御部 CTRLでは、出力ショートが生じて!/、な!、と認識して、通常動作を行うことが可能となる。

[0073] 一方、時刻 t6にて、出力ショート (地絡）が発生した場合、出力電圧 Voutは接地電位まで立ち下がるため、電圧信号 Vbはローレベルに変遷される。また、このとき、スィツチ素子 SWは、起動信号 Sstartの入力によってオン状態とされたままであり、電圧信号 Vaは、引き続き閾値電圧 Vthを上回った状態に維持され、トランジスタ N2もォン状態のままとされている。すなわち、電圧信号 Vcは、それまでの通り、ローレベルに維持される。その結果、電圧信号 Vb、 Vcがいずれもローレベルとなるため、論理和回路 ORで得られる出力ショート検出信号 Vdの論理はローレベルに変遷される。従って、当該論理の出力ショート検出信号 Vdを受けたスイッチング制御部 CTRLでは、出力ショートが生じたことを認識して、トランジスタ N1及びトランジスタ Pl、 P2をいずれもオフ状態とし、装置の動作を停止することが可能となる。このようなシャットダゥン制御により、インダクタ Lexからスイッチング電源 IC21に短絡電流が流れることを防ぐことができ、延いては、 IC内部の素子や外付け部品の破壊を未然に回避することが可能となる。

[0074] なお、上記の実施形態では、コンデンサ C1の充電動作を利用して出力検出マスク信号を生成する構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなぐ例えば、タイマ回路等を用いて、上記出力検出マスク処理を実現する構成としても構わない。

[0075] また、上記の実施形態では、携帯電話端末に搭載され、バッテリ 10の出力変換手段として用いられる DCZDCコンバータ 20に本発明を適用した場合を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなぐ本発明は、昇圧型スイッチング電源装置全般に広く適用することが可能である。

[0076] また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更をカ卩えることが可能である。

産業上の利用可能性

[0077] 本発明は、昇圧型スイッチング電源装置を搭載する電子機器の小型化並びに信頼性の向上を図る上で有用な技術であり、ノッテリ仕様の電子機器など、スイッチング電源装置を搭載するあらゆる電子機器に好適な技術である。

Claims

請求の範囲

[1] インダクタを介して入力電圧が印加される入力端子と;負荷への出力電圧が引き出される出力端子と;前記入力端子と所定の基準電圧端との間に接続された出カトランジスタと；前記入力端子と前記出力端子との間に接続された第 1のトランジスタと；前記出力端子と第 1のトランジスタのノックゲートとの間に接続された第 2のトランジスタと；前記出力トランジスタ、並びに、第 1、第 2のトランジスタのスイッチング制御を行うスイッチング制御部と；を集積ィ匕して成り、前記スイッチング制御部は、入力電圧を昇圧して出力電圧を得る際には、第 2のトランジスタを常時オン状態とした上で、前記出カトランジスタ及び第 1のトランジスタを相補的にスイッチング制御する一方、装置の駆動を停止する際には、前記出力トランジスタ、並びに、第 1、第 2のトランジスタをいずれもオフ状態になるように制御することを特徴とする出力装置。

[2] 前記入力電圧が直接印加される電源端子と;ソースが第 1のトランジスタのバックゲートに接続され、ドレインが前記電源端子に接続され、ゲートが前記出力端子に接続された第 3のトランジスタと； ^^積ィ匕して成ることを特徴とする請求項 1に記載の出力装置。

[3] 前記スイッチング制御部は、装置の駆動を停止するに際して、第 1、第 2のトランジスタのゲートに前記入力電圧を印加することを特徴とする請求項 1に記載の出力装置。

[4] 前記スイッチング制御部は、装置の駆動を停止するに際して、第 1、第 2のトランジスタのゲートに前記入力電圧を印加することを特徴とする請求項 2に記載の出力装置。

[5] 前記スイッチング制御部は、装置の駆動を停止する際、第 1、第 2のトランジスタのゲートに前記出力電圧を印加することを特徴とする請求項 1に記載の出力装置。

[6] 前記出力電圧に応じて変動する帰還電圧と所定の目標設定電圧との差分を増幅して誤差電圧信号を生成する誤差増幅器と、所定の三角波電圧信号を生成する発振器と、前記誤差電圧信号と前記三角波電圧信号を比較して PWM信号を生成する PWMコンパレータと、を集積ィ匕して成り、前記スイッチング制御部は、入力電圧を昇圧して出力電圧を得る際、前記 PWM信号に基づいて、前記出力トランジスタ及び第 1のトランジスタを相補的にスイッチング制御することを特徴とする請求項 1に記載の出力装置。

[7] 前記出力電圧を監視して、前記スイッチング制御部に出力ショートが生じているか否かを報知するための出力ショート検出信号を生成する出力ショート検出回路を有して成り、前記スイッチング制御部は、前記出力ショート検出信号に基づいて出力ショートが生じたことを認識したとき、前記出力トランジスタ、並びに、第 1、第 2のトランジスタをヽずれもオフ状態とすることを特徴とする請求項 1に記載の出力装置。

[8] 前記出力ショート検出回路は、前記出力電圧が所定の閾値電圧を下回ったときに、その出力論理を反転するコンパレータと；装置が起動してから所定の出力検出マスク期間中には、前記コンパレータの出力論理に依らず一定の出力を行う一方、前記出力検出マスク期間の経過後は、前記コンパレータの出力論理を反映して、前記出力ショート検出信号の出力論理を反転させる出力検出マスク手段と;を有して成り、前記スイッチング制御部は、前記出力ショート検出信号に応じて出力ショートが生じたことを認識し、前記出力トランジスタ、並びに、第 1、第 2のトランジスタをいずれもォフ状態とすることを特徴とする請求項 7に記載の出力装置。

[9] 装置電源の出力変換手段として、出力装置を備えて成る電子機器であって、前記出力装置は、

インダクタを介して入力電圧が印加される入力端子と;負荷への出力電圧が引き出される出力端子と;前記入力端子と所定の基準電圧端との間に接続された出カトランジスタと；前記入力端子と前記出力端子との間に接続された第 1のトランジスタと；前記出力端子と第 1のトランジスタのノックゲートとの間に接続された第 2のトランジスタと；前記出力トランジスタ、並びに、第 1、第 2のトランジスタのスイッチング制御を行うスイッチング制御部と；を集積ィ匕して成り、前記スイッチング制御部は、入力電圧を昇圧して出力電圧を得る際には、第 2のトランジスタを常時オン状態とした上で、前記出カトランジスタ及び第 1のトランジスタを相補的にスイッチング制御する一方、装置の駆動を停止する際には、前記出力トランジスタ、並びに、第 1、第 2のトランジスタをいずれもオフ状態になるように制御することを特徴とする電子機器。

[10] 前記装置電源は、バッテリであることを特徴とする請求項 9に記載の電子機器。