JP2800735B2 - 半導体装置 - Google Patents
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、スイ
ッチングレギュレータ用途に優れた絶縁ゲート型電界効
果トランジスタに関する。
ッチングレギュレータ用途に優れた絶縁ゲート型電界効
果トランジスタに関する。
【０００２】
【従来の技術】図１２（ａ），（ｂ）のそれぞれは、従
来の絶縁ゲート型電界効果トランジスタ（以下ＭＯＳＦ
ＥＴと略称する）の第１の従来例の断面図および等価回
路図である。
来の絶縁ゲート型電界効果トランジスタ（以下ＭＯＳＦ
ＥＴと略称する）の第１の従来例の断面図および等価回
路図である。
【０００３】図１２（ａ）において、１６はＮ+形のシ
リコンである高濃度半導体基板で、この高濃度半導体基
板１６の一方の表面上には、Ｎ-形の低濃度エピタキシ
ャル層１７が形成され、高濃度半導体基板１６と低濃度
エピタキシャル層１７とでドレイン領域が形成されてい
る。
リコンである高濃度半導体基板で、この高濃度半導体基
板１６の一方の表面上には、Ｎ-形の低濃度エピタキシ
ャル層１７が形成され、高濃度半導体基板１６と低濃度
エピタキシャル層１７とでドレイン領域が形成されてい
る。
【０００４】上記の高濃度半導体基板１６の低濃度エピ
タキシャル層１７が形成される面と逆側となる面にはド
レイン電極１８が形成される。また、上記低濃度エピタ
キシャル層１７内には、バックゲート領域としてＰ形の
不純物拡散領域１９が形成されるとともに、この不純物
拡散領域１９内にはソース領域としてＮ+形の不純物拡
散領域２０が形成される。さらに上記低濃度エピタキシ
ャル層１７上には、不純物拡散領域１９，２０の一部表
面上まで延設されたゲート絶縁膜２１を介してゲート電
極層２２が形成される。
タキシャル層１７が形成される面と逆側となる面にはド
レイン電極１８が形成される。また、上記低濃度エピタ
キシャル層１７内には、バックゲート領域としてＰ形の
不純物拡散領域１９が形成されるとともに、この不純物
拡散領域１９内にはソース領域としてＮ+形の不純物拡
散領域２０が形成される。さらに上記低濃度エピタキシ
ャル層１７上には、不純物拡散領域１９，２０の一部表
面上まで延設されたゲート絶縁膜２１を介してゲート電
極層２２が形成される。
【０００５】上記ゲート電極層２２上には層間絶縁膜２
３が形成され、この層間絶縁膜２３上にはソース電極２
４が形成されて、ソース電極２４と不純物拡散領域１９
と不純物拡散領域２０が接続されるようになっている。
３が形成され、この層間絶縁膜２３上にはソース電極２
４が形成されて、ソース電極２４と不純物拡散領域１９
と不純物拡散領域２０が接続されるようになっている。
【０００６】上記のように構成されるＭＯＳＦＥＴで
は、図１２（ｂ）の等価回路に示すように、Ｐ形の不純
物拡散領域１９がアノードに対応し、Ｎ-形の低濃度エ
ピタキシャル層１７がカソードに対応する寄生ダイオー
ド４０１が、寄生的に形成される。
は、図１２（ｂ）の等価回路に示すように、Ｐ形の不純
物拡散領域１９がアノードに対応し、Ｎ-形の低濃度エ
ピタキシャル層１７がカソードに対応する寄生ダイオー
ド４０１が、寄生的に形成される。
【０００７】上記の寄生ダイオードは後述するように動
作上好ましくない影響を有している。この寄生ダイオー
ドの影響を抑えたＭＯＳＦＥＴ（第２の従来例）として
は、特開平４−１７１７６９号公報に記載されたものが
ある。図１３（ａ），（ｂ）はこの第２の従来例の断面
図と等価回路である。
作上好ましくない影響を有している。この寄生ダイオー
ドの影響を抑えたＭＯＳＦＥＴ（第２の従来例）として
は、特開平４−１７１７６９号公報に記載されたものが
ある。図１３（ａ），（ｂ）はこの第２の従来例の断面
図と等価回路である。
【０００８】第２の従来例において、高濃度半導体基板
１２７、低濃度エピタキシャル層１２８ドレイン電極１
２９、不純物拡散領域１３０、不純物拡散領域１３１、
ゲート絶縁膜１３２、ゲート電極層１３３、層間絶縁膜
１３４、ソース電極１３５のそれぞれは、図１２
（ａ），（ｂ）に示した第１の従来例における、高濃度
半導体基板１６、低濃度エピタキシャル層１７、ドレイ
ン電極１８、不純物拡散領域１９、不純物拡散領域２
０、ゲート絶縁膜２１、ゲート電極層２２、層間絶縁膜
２３、ソース電極２４に相当するものであるが、ソース
電極１３５と低濃度エピタキシャル層１２８がショット
キー接合をなして、図１３（ｂ）の等価回路に示すよう
にショットキーバリアダイオード１３７がドレイン・ソ
ース間に形成されている点で第１の従来例と異なってい
る。
１２７、低濃度エピタキシャル層１２８ドレイン電極１
２９、不純物拡散領域１３０、不純物拡散領域１３１、
ゲート絶縁膜１３２、ゲート電極層１３３、層間絶縁膜
１３４、ソース電極１３５のそれぞれは、図１２
（ａ），（ｂ）に示した第１の従来例における、高濃度
半導体基板１６、低濃度エピタキシャル層１７、ドレイ
ン電極１８、不純物拡散領域１９、不純物拡散領域２
０、ゲート絶縁膜２１、ゲート電極層２２、層間絶縁膜
２３、ソース電極２４に相当するものであるが、ソース
電極１３５と低濃度エピタキシャル層１２８がショット
キー接合をなして、図１３（ｂ）の等価回路に示すよう
にショットキーバリアダイオード１３７がドレイン・ソ
ース間に形成されている点で第１の従来例と異なってい
る。
【０００９】
【発明が解決しようとする課題】上述した寄生ダイオー
ドが形成される第１の従来例として示した半導体装置を
用いて回路を構成したときに発生する問題点について説
明する。
ドが形成される第１の従来例として示した半導体装置を
用いて回路を構成したときに発生する問題点について説
明する。
【００１０】ブリッジ形モータ制御回路を図１４に示
す。同図において、４個のＭＯＳＦＥＴ Ｑ51，Ｑ52，
Ｑ53，Ｑ54をオン・オフ制御することにより、モータの
回転方向および回転数を制御することができる。
す。同図において、４個のＭＯＳＦＥＴ Ｑ51，Ｑ52，
Ｑ53，Ｑ54をオン・オフ制御することにより、モータの
回転方向および回転数を制御することができる。
【００１１】ＭＯＳＦＥＴ Ｑ51，Ｑ54をオン状態（Ｍ
ＯＳＦＥＴ Ｑ52，Ｑ53はオフ状態）時にはＡ方向への
通電となり、モータＭが所定の方向に回転する。この時
のモータ回転数を制御するには、ＭＯＳＦＥＴ Ｑ54を
高周波でオンオフさせて制御するのが一般的である。
ＯＳＦＥＴ Ｑ52，Ｑ53はオフ状態）時にはＡ方向への
通電となり、モータＭが所定の方向に回転する。この時
のモータ回転数を制御するには、ＭＯＳＦＥＴ Ｑ54を
高周波でオンオフさせて制御するのが一般的である。
【００１２】モータＭが回転状態のときに、ＭＯＳＦＥ
Ｔ Ｑ54がオフ状態となるとＭＯＳＦＥＴ Ｑ52の寄生
ダイオードを介して回生電流が流れ、寄生ダイオードに
キャリアが蓄積される。キャリアが蓄積された状態で再
びＭＯＳＦＥＴ Ｑ54がオン状態になると、寄生ダイオ
ードの逆回復時間の間はＭＯＳＦＥＴ Ｑ52がオン状態
となってしまうためモータＭの制御ができない時間が存
在する。寄生ダイオードは逆方向回復時間が長いので、
モータ制御の応答を速くする事が困難である。
Ｔ Ｑ54がオフ状態となるとＭＯＳＦＥＴ Ｑ52の寄生
ダイオードを介して回生電流が流れ、寄生ダイオードに
キャリアが蓄積される。キャリアが蓄積された状態で再
びＭＯＳＦＥＴ Ｑ54がオン状態になると、寄生ダイオ
ードの逆回復時間の間はＭＯＳＦＥＴ Ｑ52がオン状態
となってしまうためモータＭの制御ができない時間が存
在する。寄生ダイオードは逆方向回復時間が長いので、
モータ制御の応答を速くする事が困難である。
【００１３】寄生ダイオードを動作させない回路例とし
ては、図１５に示す回路がある。この回路においては、
ＭＯＳＦＥＴ６１に寄生的に形成された寄生ダイオード
６２に流れる電流を制限するためのショットキーバリア
ダイオード６３を設けて、寄生ダイオード６２に流れる
電流を高速スイッチングダイオード６４に流す構成とし
ている。
ては、図１５に示す回路がある。この回路においては、
ＭＯＳＦＥＴ６１に寄生的に形成された寄生ダイオード
６２に流れる電流を制限するためのショットキーバリア
ダイオード６３を設けて、寄生ダイオード６２に流れる
電流を高速スイッチングダイオード６４に流す構成とし
ている。
【００１４】上記のように構成された回路を図１４に示
したブリッジ形モータ制御回路のＭＯＳＦＥＴと置き換
えると、寄生ダイオードの逆回復時間が短いことからモ
ータ制御の応答を速くすることが出来るという利点があ
るが、ショットキーバリアダイオード６３の電力損失分
だけ消費電力が大きくなってしまうという問題点があ
る。
したブリッジ形モータ制御回路のＭＯＳＦＥＴと置き換
えると、寄生ダイオードの逆回復時間が短いことからモ
ータ制御の応答を速くすることが出来るという利点があ
るが、ショットキーバリアダイオード６３の電力損失分
だけ消費電力が大きくなってしまうという問題点があ
る。
【００１５】第１の従来例の半導体装置による問題点を
説明するための他の回路構成例として図１６に、同期整
流によるスイッチングレギュレータを示す。
説明するための他の回路構成例として図１６に、同期整
流によるスイッチングレギュレータを示す。
【００１６】図１６に示すスイッチングレギュレータ
は、ＭＯＳＦＥＴ ＱA，ＱB，ＱC、トランス７１、イ
ンダクタ７２およびコンデンサ７３を用いて構成され
る。
は、ＭＯＳＦＥＴ ＱA，ＱB，ＱC、トランス７１、イ
ンダクタ７２およびコンデンサ７３を用いて構成され
る。
【００１７】スイッチングレギュレータを高周波化する
と、トランス７１およびインダクタ７２の大きさを小さ
く出来る（スイッチングレギュレータ装置が小さく出来
る）ため、スイッチングレギュレータの高周波化が年々
進んでいる。
と、トランス７１およびインダクタ７２の大きさを小さ
く出来る（スイッチングレギュレータ装置が小さく出来
る）ため、スイッチングレギュレータの高周波化が年々
進んでいる。
【００１８】図１６におけるＭＯＳＦＥＴ ＱA，Ｑ
Bは、ダイオードの代りに使用されるもので、ダイオー
ドに比べて電流を流した時の電圧降下が小さなことか
ら、整流時の電力損失を小さく出来るという利点があ
る。しかしながら、ＭＯＳＦＥＴ Ｑ A，ＱBのオン・オ
フのタイミングがずれるとＭＯＳＦＥＴ ＱA，ＱBに寄
生的に形成された寄生ダイオードに電流が流れ、寄生ダ
イオードの逆方向回復時間によるスイッチング損失が発
生してしまう。このスイッチング損失は高周波化するほ
ど大きくなる。寄生ダイオードの逆方向回復時間は長い
ので、スイッチングレギュレータを高周波化していくと
スイッチング損失も増大し、同期整流に電圧降下の小さ
なＭＯＳＦＥＴを使用するメリットが無くなってしまう
という問題点がある。
Bは、ダイオードの代りに使用されるもので、ダイオー
ドに比べて電流を流した時の電圧降下が小さなことか
ら、整流時の電力損失を小さく出来るという利点があ
る。しかしながら、ＭＯＳＦＥＴ Ｑ A，ＱBのオン・オ
フのタイミングがずれるとＭＯＳＦＥＴ ＱA，ＱBに寄
生的に形成された寄生ダイオードに電流が流れ、寄生ダ
イオードの逆方向回復時間によるスイッチング損失が発
生してしまう。このスイッチング損失は高周波化するほ
ど大きくなる。寄生ダイオードの逆方向回復時間は長い
ので、スイッチングレギュレータを高周波化していくと
スイッチング損失も増大し、同期整流に電圧降下の小さ
なＭＯＳＦＥＴを使用するメリットが無くなってしまう
という問題点がある。
【００１９】次に、同期整流によるスイッチングレギュ
レータの具体例をあげて以上の説明を補足し、併せて第
２の従来例の問題点について説明する。
レータの具体例をあげて以上の説明を補足し、併せて第
２の従来例の問題点について説明する。
【００２０】図１７は同期整流によるスイッチングレギ
ュレータの回路構成を具体的に示す回路図である。図示
されるスイッチングレギュレータはＭＯＳＦＥＴ
ＱA，ＱBのゲートに互いに逆相の電圧が加わるようにト
ランス１３８を接続したもので、ＭＯＳＦＥＴ ＱA，
ＱBのゲート電圧波形は図１８（ａ），（ｂ）にそれぞ
れ示すような共振波形となる。ＭＯＳＦＥＴ ＱAをオ
ンするときのゲート電圧が矩形波形となるのに対し、Ｍ
ＯＳＦＥＴ ＱBをオンするときのゲート電圧は共振波
形となるため、ＭＯＳＦＥＴ ＱBは完全にオンしない
状態が存在し、寄生ダイオードに電流が流れてしまう。
ュレータの回路構成を具体的に示す回路図である。図示
されるスイッチングレギュレータはＭＯＳＦＥＴ
ＱA，ＱBのゲートに互いに逆相の電圧が加わるようにト
ランス１３８を接続したもので、ＭＯＳＦＥＴ ＱA，
ＱBのゲート電圧波形は図１８（ａ），（ｂ）にそれぞ
れ示すような共振波形となる。ＭＯＳＦＥＴ ＱAをオ
ンするときのゲート電圧が矩形波形となるのに対し、Ｍ
ＯＳＦＥＴ ＱBをオンするときのゲート電圧は共振波
形となるため、ＭＯＳＦＥＴ ＱBは完全にオンしない
状態が存在し、寄生ダイオードに電流が流れてしまう。
【００２１】ＭＯＳＦＥＴ ＱBが第１の従来例のＭＯ
ＳＦＥＴの場合、ＭＯＳＦＥＴ ＱBの電流波形は図１
９（ａ）に示すようになり、ゲート電圧が小さなときに
は寄生ダイオードに電流が流れ、寄生ダイオードの逆回
復特性によるスイッチング損失が生じるという問題点が
ある。
ＳＦＥＴの場合、ＭＯＳＦＥＴ ＱBの電流波形は図１
９（ａ）に示すようになり、ゲート電圧が小さなときに
は寄生ダイオードに電流が流れ、寄生ダイオードの逆回
復特性によるスイッチング損失が生じるという問題点が
ある。
【００２２】ＭＯＳＦＥＴ ＱBに第２の従来例のＭＯ
ＳＦＥＴを用いた場合の電流波形は、図１９（ｂ）に示
すようになり、ゲート電圧が小さなとき、寄生ダイオー
ドとショットキーバリアダイオードに電流が流れる。
ＳＦＥＴを用いた場合の電流波形は、図１９（ｂ）に示
すようになり、ゲート電圧が小さなとき、寄生ダイオー
ドとショットキーバリアダイオードに電流が流れる。
【００２３】ショットキーバリアダイオードは、多数キ
ャリア素子のため、寄生ダイオードのような少数キャリ
アの蓄積がないため、寄生ダオードのような逆回復特性
はなく、ショットキーバリアダイオードによるスイッチ
ング損失はほとんど発生しない。ショットキーバリアダ
イオードと寄生ダイオードの順方向電圧差（例えば、半
導体基板がシリコンの場合、ショットキーバリアダイオ
ードの順方向電圧が約０．３〜０．４Ｖ、寄生ダイオー
ドの順方向電圧が約０．６Ｖとなる）が少ないことと、
ダイオードの電圧・電流特性が図２０に示すような指数
関数特性になるため、寄生ダイオードに多少の電流が流
れ、スイッチング損失が発生してしまう。第１の従来例
のＭＯＳＦＥＴに比べて、寄生ダイオードに流れる電流
が小さくなるので、スイッチング損失は多少低減される
が、なお、かなり残ってしまう。本発明は上述したよう
な従来の技術が有する問題点に鑑みてなされたものであ
って、回路を構成したときにさまざまな問題点を招来す
る寄生ダイオードによる不具合の発生が防止された半導
体装置を実現することを目的とする。
ャリア素子のため、寄生ダイオードのような少数キャリ
アの蓄積がないため、寄生ダオードのような逆回復特性
はなく、ショットキーバリアダイオードによるスイッチ
ング損失はほとんど発生しない。ショットキーバリアダ
イオードと寄生ダイオードの順方向電圧差（例えば、半
導体基板がシリコンの場合、ショットキーバリアダイオ
ードの順方向電圧が約０．３〜０．４Ｖ、寄生ダイオー
ドの順方向電圧が約０．６Ｖとなる）が少ないことと、
ダイオードの電圧・電流特性が図２０に示すような指数
関数特性になるため、寄生ダイオードに多少の電流が流
れ、スイッチング損失が発生してしまう。第１の従来例
のＭＯＳＦＥＴに比べて、寄生ダイオードに流れる電流
が小さくなるので、スイッチング損失は多少低減される
が、なお、かなり残ってしまう。本発明は上述したよう
な従来の技術が有する問題点に鑑みてなされたものであ
って、回路を構成したときにさまざまな問題点を招来す
る寄生ダイオードによる不具合の発生が防止された半導
体装置を実現することを目的とする。
【００２４】
【課題を解決するための手段】本発明の半導体装置の第
１の形態によるものは、第１および第２の絶縁ゲート型
電界効果トランジスタが設けられた半導体装置であっ
て、前記第１および第２の絶縁ゲート型電界効果トラン
ジスタのソース領域どうしが電気的に接続され、前記第
１の絶縁ゲート型電界効果トランジスタは部分的にチャ
ネルとなるバックゲート領域とソース領域が電気的に接
続され、前記第２の絶縁ゲート型電界効果トランジスタ
はバックゲート領域が前記第１の絶縁ゲート型電界効果
トランジスタのドレイン領域と電気的に接続されること
を特徴とする。
１の形態によるものは、第１および第２の絶縁ゲート型
電界効果トランジスタが設けられた半導体装置であっ
て、前記第１および第２の絶縁ゲート型電界効果トラン
ジスタのソース領域どうしが電気的に接続され、前記第
１の絶縁ゲート型電界効果トランジスタは部分的にチャ
ネルとなるバックゲート領域とソース領域が電気的に接
続され、前記第２の絶縁ゲート型電界効果トランジスタ
はバックゲート領域が前記第１の絶縁ゲート型電界効果
トランジスタのドレイン領域と電気的に接続されること
を特徴とする。
【００２５】本発明の半導体装置の第２の形態によるも
のは、Ｎ個の絶縁ゲート型電界効果トランジスタが設け
られた半導体装置であって、前記Ｎ個の絶縁ゲート型電
界効果トランジスタのソース領域どうしが電気的に接続
され、前記Ｎ個の絶縁ゲート型電界効果トランジスタの
第１番目の絶縁ゲート型電界効果トランジスタは部分的
にチャネルとなるバックゲート領域とソース領域が電気
的に接続され、２以上Ｎ−１以下のＫについてＫ番目と
なる前記絶縁ゲート型電界効果トランジスタのそれぞれ
は、バックゲート領域が（Ｋ−１）番目の絶縁ゲート型
電界効果トランジスタのドレインに接続され、前記Ｎ個
の絶縁ゲート型電界効果トランジスタのＮ番目の絶縁ゲ
ート型電界効果トランジスタはバックゲート領域が前記
第（Ｎ−１）番目の絶縁ゲート型電界効果トランジスタ
のドレイン領域と電気的に接続されることを特徴とす
る。
のは、Ｎ個の絶縁ゲート型電界効果トランジスタが設け
られた半導体装置であって、前記Ｎ個の絶縁ゲート型電
界効果トランジスタのソース領域どうしが電気的に接続
され、前記Ｎ個の絶縁ゲート型電界効果トランジスタの
第１番目の絶縁ゲート型電界効果トランジスタは部分的
にチャネルとなるバックゲート領域とソース領域が電気
的に接続され、２以上Ｎ−１以下のＫについてＫ番目と
なる前記絶縁ゲート型電界効果トランジスタのそれぞれ
は、バックゲート領域が（Ｋ−１）番目の絶縁ゲート型
電界効果トランジスタのドレインに接続され、前記Ｎ個
の絶縁ゲート型電界効果トランジスタのＮ番目の絶縁ゲ
ート型電界効果トランジスタはバックゲート領域が前記
第（Ｎ−１）番目の絶縁ゲート型電界効果トランジスタ
のドレイン領域と電気的に接続されることを特徴とす
る。
【００２６】本発明の半導体装置の第３の形態によるも
のは、第１および第２の絶縁ゲート型電界効果トランジ
スタおよびショットキーバリアダイオードが設けられた
半導体装置であって、前記第１および第２の絶縁ゲート
型電界効果トランジスタのソース領域どうしが電気的に
接続され、前記第１の絶縁ゲート型電界効果トランジス
タは部分的にチャネルとバックゲート領域とソース領域
が電気的に接続され、前記第２の絶縁ゲート型電界効果
トランジスタはバックゲート領域が前記第１の絶縁ゲー
ト型電界効果トランジスタのドレイン領域と電気的に接
続され、前記第２の絶縁ゲート型電界効果トランジスタ
のドレイン領域と前記各ソース領域どうしとの間に前記
ショットキーバリアダイオードが電気的に並列接続され
ることを特徴とする。
のは、第１および第２の絶縁ゲート型電界効果トランジ
スタおよびショットキーバリアダイオードが設けられた
半導体装置であって、前記第１および第２の絶縁ゲート
型電界効果トランジスタのソース領域どうしが電気的に
接続され、前記第１の絶縁ゲート型電界効果トランジス
タは部分的にチャネルとバックゲート領域とソース領域
が電気的に接続され、前記第２の絶縁ゲート型電界効果
トランジスタはバックゲート領域が前記第１の絶縁ゲー
ト型電界効果トランジスタのドレイン領域と電気的に接
続され、前記第２の絶縁ゲート型電界効果トランジスタ
のドレイン領域と前記各ソース領域どうしとの間に前記
ショットキーバリアダイオードが電気的に並列接続され
ることを特徴とする。
【００２７】本発明の半導体装置の第４の形態によるも
のは、３以上のＮ個の絶縁ゲート型電界効果トランジス
タとショットキーバリアダイオードが設けられた半導体
装置であって、前記Ｎ個の絶縁ゲート型電界効果トラン
ジスタのソース領域どうしが電気的に接続され、前記Ｎ
個の絶縁ゲート型電界効果トランジスタの第１番目の絶
縁ゲート型電界効果トランジスタは部分的にチャネルと
なるバックゲート領域とソース領域が電気的に接続さ
れ、２以上Ｎ−１以下のＫについてＫ番目となる前記絶
縁ゲート型電界効果トランジスタのそれぞれは、バック
ゲート領域が（Ｋ−１）番目の絶縁ゲート型電界効果ト
ランジスタのドレインに接続され、前記Ｎ個の絶縁ゲー
ト型電界効果トランジスタのＮ番目の絶縁ゲート型電界
効果トランジスタはバックゲート領域が前記第（Ｎ−
１）番目の絶縁ゲート型電界効果トランジスタのドレイ
ン領域と電気的に接続され、前記第Ｎ番目の絶縁ゲート
型電界効果トランジスタのドレイン領域と前記各ソース
領域どうしとの間に前記ショットキーバリアダイオード
が電気的に並列接続されることを特徴とする。
のは、３以上のＮ個の絶縁ゲート型電界効果トランジス
タとショットキーバリアダイオードが設けられた半導体
装置であって、前記Ｎ個の絶縁ゲート型電界効果トラン
ジスタのソース領域どうしが電気的に接続され、前記Ｎ
個の絶縁ゲート型電界効果トランジスタの第１番目の絶
縁ゲート型電界効果トランジスタは部分的にチャネルと
なるバックゲート領域とソース領域が電気的に接続さ
れ、２以上Ｎ−１以下のＫについてＫ番目となる前記絶
縁ゲート型電界効果トランジスタのそれぞれは、バック
ゲート領域が（Ｋ−１）番目の絶縁ゲート型電界効果ト
ランジスタのドレインに接続され、前記Ｎ個の絶縁ゲー
ト型電界効果トランジスタのＮ番目の絶縁ゲート型電界
効果トランジスタはバックゲート領域が前記第（Ｎ−
１）番目の絶縁ゲート型電界効果トランジスタのドレイ
ン領域と電気的に接続され、前記第Ｎ番目の絶縁ゲート
型電界効果トランジスタのドレイン領域と前記各ソース
領域どうしとの間に前記ショットキーバリアダイオード
が電気的に並列接続されることを特徴とする。
【００２８】本発明の第１の形態および第３の形態によ
るものにおいては、第２の絶縁ゲート型電界効果トラン
ジスタは、Ｎ形の半導体基板であるドレイン領域、前記
半導体基板の表面部に選択的に形成されたＰ形の不純物
拡散領域であるバックゲート領域と、前記Ｐ形の不純物
拡散領域の表面に選択的に形成されたＮ形の不純物拡散
領域であるソース領域と、前記ソース領域と前記ドレイ
ン領域とで挟まれた前記バックゲート領域の表面を第１
の絶縁膜を介して被覆するゲート電極層とを有し、第１
の絶縁ゲート型電界効果トランジスタは、前記半導体基
板上に前記第１の絶縁膜を介して形成されたＰ形の半導
体層であるバックゲート領域と、前記半導体層に形成さ
れたＮ形の不純物拡散層であるソース領域およびドレイ
ン領域と、前記ソース領域とドレイン領域とで挟まれた
バックゲート領域の表面を第２の絶縁膜を介して被覆す
るゲート電極を有することとしてもよい。
るものにおいては、第２の絶縁ゲート型電界効果トラン
ジスタは、Ｎ形の半導体基板であるドレイン領域、前記
半導体基板の表面部に選択的に形成されたＰ形の不純物
拡散領域であるバックゲート領域と、前記Ｐ形の不純物
拡散領域の表面に選択的に形成されたＮ形の不純物拡散
領域であるソース領域と、前記ソース領域と前記ドレイ
ン領域とで挟まれた前記バックゲート領域の表面を第１
の絶縁膜を介して被覆するゲート電極層とを有し、第１
の絶縁ゲート型電界効果トランジスタは、前記半導体基
板上に前記第１の絶縁膜を介して形成されたＰ形の半導
体層であるバックゲート領域と、前記半導体層に形成さ
れたＮ形の不純物拡散層であるソース領域およびドレイ
ン領域と、前記ソース領域とドレイン領域とで挟まれた
バックゲート領域の表面を第２の絶縁膜を介して被覆す
るゲート電極を有することとしてもよい。
【００２９】本発明の第２の形態および第４の形態によ
るものにおいては、第Ｎ番目の絶縁ゲート型電界効果ト
ランジスタは、Ｎ形の半導体基板であるドレイン領域、
前記半導体基板の表面部に選択的に形成されたＰ形の不
純物拡散領域であるバックゲート領域と、前記Ｐ形の不
純物拡散領域の表面に選択的に形成されたＮ形の不純物
拡散領域であるソース領域と、前記ソース領域と前記ド
レイン領域とで挟まれた前記バックゲート領域の表面を
第１の絶縁膜を介して被覆するゲート電極層とを有し、
第１番目乃至第（Ｎ−１）番目の絶縁ゲート型電界効果
トランジスタは、前記半導体基板上に前記第１の絶縁膜
を介して形成されたＰ形の半導体層であるバックゲート
領域と、前記半導体層に形成されたＮ形の不純物拡散層
であるソース領域およびドレイン領域と、前記ソース領
域とドレイン領域とで挟まれたバックゲート領域の表面
を第２の絶縁膜を介して被覆するゲート電極を有するこ
ととしてもよい。
るものにおいては、第Ｎ番目の絶縁ゲート型電界効果ト
ランジスタは、Ｎ形の半導体基板であるドレイン領域、
前記半導体基板の表面部に選択的に形成されたＰ形の不
純物拡散領域であるバックゲート領域と、前記Ｐ形の不
純物拡散領域の表面に選択的に形成されたＮ形の不純物
拡散領域であるソース領域と、前記ソース領域と前記ド
レイン領域とで挟まれた前記バックゲート領域の表面を
第１の絶縁膜を介して被覆するゲート電極層とを有し、
第１番目乃至第（Ｎ−１）番目の絶縁ゲート型電界効果
トランジスタは、前記半導体基板上に前記第１の絶縁膜
を介して形成されたＰ形の半導体層であるバックゲート
領域と、前記半導体層に形成されたＮ形の不純物拡散層
であるソース領域およびドレイン領域と、前記ソース領
域とドレイン領域とで挟まれたバックゲート領域の表面
を第２の絶縁膜を介して被覆するゲート電極を有するこ
ととしてもよい。
【００３０】
【作用】絶縁ゲート型電界効果トランジスタはバックゲ
ートに対してゲートの電位がしきい値電圧以上になると
オン状態になる。上記のように構成される本発明の第１
の形態によるものでは、第１の絶縁ゲート型電界効果ト
ランジスタの、ソースに対してのゲートの電位がそのし
きい値電圧以上とすると、バックゲートがソースと短絡
しているため、オン状態となり、かつ、ドレインとソー
スが同電位になる。そのため、第２の絶縁ゲート型電界
効果トランジスタのバックゲートはソースと同電位にな
り、ソースに対してのゲート電位を第２の絶縁ゲート型
電界効果トランジスタのしきい値電圧以上にすることに
より第２の絶縁ゲート型電界効果トランジスタがオン状
態になる。
ートに対してゲートの電位がしきい値電圧以上になると
オン状態になる。上記のように構成される本発明の第１
の形態によるものでは、第１の絶縁ゲート型電界効果ト
ランジスタの、ソースに対してのゲートの電位がそのし
きい値電圧以上とすると、バックゲートがソースと短絡
しているため、オン状態となり、かつ、ドレインとソー
スが同電位になる。そのため、第２の絶縁ゲート型電界
効果トランジスタのバックゲートはソースと同電位にな
り、ソースに対してのゲート電位を第２の絶縁ゲート型
電界効果トランジスタのしきい値電圧以上にすることに
より第２の絶縁ゲート型電界効果トランジスタがオン状
態になる。
【００３１】よって、本発明の半導体装置の第１の形態
によるものはソースに対するゲート電位が第１および第
２の絶縁ゲート型電界効果トランジスタの高い方のしき
い値電圧以上にするとオンとなるので、オンオフ方法
は、従来のＭＯＳＦＥＴと変わらない。また、寄生ダイ
オードは各トランジスタにそれぞれ寄生して発生してい
るので、寄生ダイオードの耐圧は高いものとなる。
によるものはソースに対するゲート電位が第１および第
２の絶縁ゲート型電界効果トランジスタの高い方のしき
い値電圧以上にするとオンとなるので、オンオフ方法
は、従来のＭＯＳＦＥＴと変わらない。また、寄生ダイ
オードは各トランジスタにそれぞれ寄生して発生してい
るので、寄生ダイオードの耐圧は高いものとなる。
【００３２】本発明の第２の形態によるものにおいて
は、第１番目から第（Ｎ−１）番目までの絶縁ゲート型
電界効果トランジスタの寄生ダイオードの耐圧の順方向
に対してＮ番目の絶縁ゲート型電界効果トランジスタの
寄生ダイオードは逆向きの耐圧を持つものとなるので、
Ｎ番目の絶縁ゲート型電界効果トランジスタの寄生ダイ
オードの大きさを選択することにより、半導体装置全体
の寄生ダイオードが動作しないものとすることができ
る。
は、第１番目から第（Ｎ−１）番目までの絶縁ゲート型
電界効果トランジスタの寄生ダイオードの耐圧の順方向
に対してＮ番目の絶縁ゲート型電界効果トランジスタの
寄生ダイオードは逆向きの耐圧を持つものとなるので、
Ｎ番目の絶縁ゲート型電界効果トランジスタの寄生ダイ
オードの大きさを選択することにより、半導体装置全体
の寄生ダイオードが動作しないものとすることができ
る。
【００３３】本発明の第３の形態によるものにおいて
は、第２の絶縁ゲート型電界効果トランジスタのドレイ
ン領域と各ソース領域どうしとの間にショットキーバリ
アダイオードが並列に接続されるので、寄生ダイオード
に流れる電流が減少する。
は、第２の絶縁ゲート型電界効果トランジスタのドレイ
ン領域と各ソース領域どうしとの間にショットキーバリ
アダイオードが並列に接続されるので、寄生ダイオード
に流れる電流が減少する。
【００３４】本発明の第４の形態によるものにおいて
は、第Ｎ番目の絶縁ゲート型電界効果トランジスタのド
レイン領域と第１乃至第Ｎ番目の絶縁ゲート型電界効果
トランジスタのソース領域どうしとの間にショットキー
バリアダイオードが並列に接続されるとともに、寄生ダ
イオードがＮ個直列に設けられるか、もしくは、２個の
寄生ダイオードが逆直列に設けられることとなるので、
寄生ダイオードには殆ど電流が流れないものとなる。
は、第Ｎ番目の絶縁ゲート型電界効果トランジスタのド
レイン領域と第１乃至第Ｎ番目の絶縁ゲート型電界効果
トランジスタのソース領域どうしとの間にショットキー
バリアダイオードが並列に接続されるとともに、寄生ダ
イオードがＮ個直列に設けられるか、もしくは、２個の
寄生ダイオードが逆直列に設けられることとなるので、
寄生ダイオードには殆ど電流が流れないものとなる。
【００３５】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。
面を参照して説明する。
【００３６】第１実施例 図１、図２および図３は本発明による半導体装置の第１
の実施例の構成を示す図である。図１（ａ）はチップ平
面図、図１（ｂ）および図１（ｃ）のそれぞれは図１
（ａ）中の点線Ａ−Ａ線断面図およびＢ−Ｂ線断面図、
図２は図１（ａ）の一部分を取り出して示す平面図、図
３（ａ），（ｂ）は図１に示した実施例の等価回路図、
図３（ｃ）は本発明の半導体装置を用いた寄生ダイオー
ドを動作させないための回路の一例の構成を示す回路図
である。
の実施例の構成を示す図である。図１（ａ）はチップ平
面図、図１（ｂ）および図１（ｃ）のそれぞれは図１
（ａ）中の点線Ａ−Ａ線断面図およびＢ−Ｂ線断面図、
図２は図１（ａ）の一部分を取り出して示す平面図、図
３（ａ），（ｂ）は図１に示した実施例の等価回路図、
図３（ｃ）は本発明の半導体装置を用いた寄生ダイオー
ドを動作させないための回路の一例の構成を示す回路図
である。
【００３７】図１において、１はＮ+形の高濃度半導体
基板で、この高濃度半導体基板１の一方の表面上には、
Ｎ-形の低濃度エピタキシャル層２が形成され、これら
高濃度半導体基板１と低濃度エピタキシャル層２とで図
３（ａ）に示すＭＯＳＦＥＴＱ12のドレイン領域が形成
される。
基板で、この高濃度半導体基板１の一方の表面上には、
Ｎ-形の低濃度エピタキシャル層２が形成され、これら
高濃度半導体基板１と低濃度エピタキシャル層２とで図
３（ａ）に示すＭＯＳＦＥＴＱ12のドレイン領域が形成
される。
【００３８】上記の高濃度半導体基板１の低濃度エピタ
キシャル層２が形成される面の逆側とな面にはドレイン
電極３が形成される。また、上記低濃度エピタキシャル
層２内には、ＭＯＳＦＥＴ Ｑ12のバックゲート領域と
してＰ形の不純物拡散領域４が形成される。この不純物
拡散領域４内にはＭＯＳＦＥＴ Ｑ12のソース領域とし
てＮ+形の不純物拡散領域５が形成される。さらに上記
低濃度エピタキシャル層２上には、不純物拡散領域４，
５の一部表面上まで延設された絶縁膜６を介してＭＯＳ
ＦＥＴ Ｑ12のゲート電極層７が形成される。また、絶
縁膜６上に多結晶半導体または単結晶半導体を形成して
Ｐ形の不純物拡散領域８およびＮ+形の不純物拡散領域
９，１０を形成する。不純物拡散領域８，９，１０はそ
れぞれＭＯＳＦＥＴ Ｑ11のバックゲート領域，ソース
領域，ドレイン領域となる。
キシャル層２が形成される面の逆側とな面にはドレイン
電極３が形成される。また、上記低濃度エピタキシャル
層２内には、ＭＯＳＦＥＴ Ｑ12のバックゲート領域と
してＰ形の不純物拡散領域４が形成される。この不純物
拡散領域４内にはＭＯＳＦＥＴ Ｑ12のソース領域とし
てＮ+形の不純物拡散領域５が形成される。さらに上記
低濃度エピタキシャル層２上には、不純物拡散領域４，
５の一部表面上まで延設された絶縁膜６を介してＭＯＳ
ＦＥＴ Ｑ12のゲート電極層７が形成される。また、絶
縁膜６上に多結晶半導体または単結晶半導体を形成して
Ｐ形の不純物拡散領域８およびＮ+形の不純物拡散領域
９，１０を形成する。不純物拡散領域８，９，１０はそ
れぞれＭＯＳＦＥＴ Ｑ11のバックゲート領域，ソース
領域，ドレイン領域となる。
【００３９】不純物拡散領域８，９，１０の一部表面上
まで延設された絶縁膜１１を形成する。上記ゲート電極
層７上には層間絶縁膜１２が形成される。ＭＯＳＦＥＴ
Ｑ 12のゲート領域と電気的に接続してＭＯＳＦＥＴ
Ｑ11のゲート領域となる電極１３およびＭＯＳＦＥＴ
Ｑ11のドレイン領域とＭＯＳＦＥＴ Ｑ12のバックゲー
ト領域とを電気的に接続するための電極１４およびＭＯ
ＳＦＥＴ Ｑ11のソース領域とバックゲート領域とＭＯ
ＳＦＥＴ Ｑ12のソース領域とを電気的に接続する電極
１５を形成する。
まで延設された絶縁膜１１を形成する。上記ゲート電極
層７上には層間絶縁膜１２が形成される。ＭＯＳＦＥＴ
Ｑ 12のゲート領域と電気的に接続してＭＯＳＦＥＴ
Ｑ11のゲート領域となる電極１３およびＭＯＳＦＥＴ
Ｑ11のドレイン領域とＭＯＳＦＥＴ Ｑ12のバックゲー
ト領域とを電気的に接続するための電極１４およびＭＯ
ＳＦＥＴ Ｑ11のソース領域とバックゲート領域とＭＯ
ＳＦＥＴ Ｑ12のソース領域とを電気的に接続する電極
１５を形成する。
【００４０】図１（ｂ），（ｃ）および図３（ａ）中の
Ｇ1，Ｓ1，Ｄ1，ＢＧ1はＭＯＳＦＥＴ Ｑ11のゲート，
ソース，ドレイン，バックゲートを表わし、Ｇ2，Ｓ2，
Ｄ2，ＢＧ2はＭＯＳＦＥＴ Ｑ12のゲート，ソース，ド
レイン，バックゲートを表わしている。図３（ａ）中の
Ｄ1a，Ｄ1b，Ｄ2a，Ｄ2bは、図１中の不純物拡散領域８
と９，不純物拡散領域９と１０，不純物拡散領域４と
５，不純物拡散領域４と２で形成される寄生ダイオード
である。
Ｇ1，Ｓ1，Ｄ1，ＢＧ1はＭＯＳＦＥＴ Ｑ11のゲート，
ソース，ドレイン，バックゲートを表わし、Ｇ2，Ｓ2，
Ｄ2，ＢＧ2はＭＯＳＦＥＴ Ｑ12のゲート，ソース，ド
レイン，バックゲートを表わしている。図３（ａ）中の
Ｄ1a，Ｄ1b，Ｄ2a，Ｄ2bは、図１中の不純物拡散領域８
と９，不純物拡散領域９と１０，不純物拡散領域４と
５，不純物拡散領域４と２で形成される寄生ダイオード
である。
【００４１】上記のように構成される本実施例の動作に
ついて以下に説明する。
ついて以下に説明する。
【００４２】ＭＯＳＦＥＴはバックゲートに対してゲー
トの電位がしきい値電圧以上になるとオン状態になる。
図３（ａ）に示す等価回路で、ソースに対してのゲート
の電位をＭＯＳＦＥＴ Ｑ11のしきい値電圧以上とする
と、バックゲートＢＧ1がソースと短絡しているため、
ＭＯＳＦＥＴ Ｑ11がオン状態になり、ドレインＤ1１
とソースが同電位になる。そのため、バックゲートＢＧ
2はソースと同電位になり、ソースに対してのゲート電
位をＭＯＳＦＥＴ Ｑ12のしきい値電圧以上にすればＭ
ＯＳＦＥＴ Ｑ12がオン状態になる。よって、ソースに
対するゲート電位がＭＯＳＦＥＴ Ｑ11とＱ12の高い方
のしきい値電圧以上になればオンするので、オンオフ方
法は、従来のＭＯＳＦＥＴと変わらない。ドレインに対
してソースに正の電圧を印加すると、寄生ダイオードＤ
1bとＤ2bを通して電流が流れる。よって、図３（ａ）の
等価回路は、図３（ｂ）に示すように寄生ダイオード２
０１を有する半導体回路として等価回路に簡略化して表
わすことが出来る。
トの電位がしきい値電圧以上になるとオン状態になる。
図３（ａ）に示す等価回路で、ソースに対してのゲート
の電位をＭＯＳＦＥＴ Ｑ11のしきい値電圧以上とする
と、バックゲートＢＧ1がソースと短絡しているため、
ＭＯＳＦＥＴ Ｑ11がオン状態になり、ドレインＤ1１
とソースが同電位になる。そのため、バックゲートＢＧ
2はソースと同電位になり、ソースに対してのゲート電
位をＭＯＳＦＥＴ Ｑ12のしきい値電圧以上にすればＭ
ＯＳＦＥＴ Ｑ12がオン状態になる。よって、ソースに
対するゲート電位がＭＯＳＦＥＴ Ｑ11とＱ12の高い方
のしきい値電圧以上になればオンするので、オンオフ方
法は、従来のＭＯＳＦＥＴと変わらない。ドレインに対
してソースに正の電圧を印加すると、寄生ダイオードＤ
1bとＤ2bを通して電流が流れる。よって、図３（ａ）の
等価回路は、図３（ｂ）に示すように寄生ダイオード２
０１を有する半導体回路として等価回路に簡略化して表
わすことが出来る。
【００４３】図３（ｃ）は上記のように構成された本実
施例の半導体装置について、寄生ダイオード２０１を動
作させないための回路の一例を示す図である。図１５に
示した寄生ダイオード６２を動作させない回路例では、
寄生ダイオード６２と高速スイッチングダイオード６４
の順方向電圧がほぼ同じことからショットキーバリアダ
イオード６３が無いと寄生ダイオード６２が動作してし
まうため、ショットキーバリアダイオード６３が必要不
可欠である。しかしながら本実施例の半導体装置を用い
れば、寄生ダイオード２０１の順方向電圧は約１．２Ｖ
であり、高速スイッチングダイオード２０３の約０．６
Ｖと比べて約２倍になるので、ショットキーバリアダイ
オードが無くても、寄生ダイオード２０１に電流が流れ
なくなり、図３（ｃ）に示す回路構成のみで半導体装置
２０２の寄生ダイオード２０１が動作することを防ぐこ
とが出来る。そのため、ショットキーバリアダイオード
の電力損失分だけ、回路の消費電力を小さくできるとい
う利点がある。
施例の半導体装置について、寄生ダイオード２０１を動
作させないための回路の一例を示す図である。図１５に
示した寄生ダイオード６２を動作させない回路例では、
寄生ダイオード６２と高速スイッチングダイオード６４
の順方向電圧がほぼ同じことからショットキーバリアダ
イオード６３が無いと寄生ダイオード６２が動作してし
まうため、ショットキーバリアダイオード６３が必要不
可欠である。しかしながら本実施例の半導体装置を用い
れば、寄生ダイオード２０１の順方向電圧は約１．２Ｖ
であり、高速スイッチングダイオード２０３の約０．６
Ｖと比べて約２倍になるので、ショットキーバリアダイ
オードが無くても、寄生ダイオード２０１に電流が流れ
なくなり、図３（ｃ）に示す回路構成のみで半導体装置
２０２の寄生ダイオード２０１が動作することを防ぐこ
とが出来る。そのため、ショットキーバリアダイオード
の電力損失分だけ、回路の消費電力を小さくできるとい
う利点がある。
【００４４】第２実施例 図４は本発明の第２の実施例の半導体装置の等価回路図
である。
である。
【００４５】図４（ａ）に示すＭＯＳＦＥＴ Ｑ1から
ＱN-1は図１に示した第１の実施例のＭＯＳＦＥＴ Ｑ
11と同じように形成し、ＭＯＳＦＥＴ ＱNは図１のＭ
ＯＳＦＥＴ Ｑ12と同じように形成したものであり、配
線のみを図４（ａ）に示す等価回路のように変えたもの
であるため、平面図および断面図は省略する。
ＱN-1は図１に示した第１の実施例のＭＯＳＦＥＴ Ｑ
11と同じように形成し、ＭＯＳＦＥＴ ＱNは図１のＭ
ＯＳＦＥＴ Ｑ12と同じように形成したものであり、配
線のみを図４（ａ）に示す等価回路のように変えたもの
であるため、平面図および断面図は省略する。
【００４６】図４（ｂ）は図４（ａ）の等価回路をさら
に簡略化した等価回路図である。
に簡略化した等価回路図である。
【００４７】本実施例の半導体装置では、ＭＯＳＦＥＴ
ＱNの寄生ダイオードＤＮａの降伏耐圧よりＭＯＳＦ
ＥＴ Ｑ1からＱN-1のＮ−１個の直列接続された寄生ダ
イオードの順方向の耐圧の方が大きくなるようにＭＯＳ
ＦＥＴの数Ｎが決定されている。このような構成とする
と、図４（ｂ）に示した等価回路は図４（ｃ）に示すよ
うにさらに簡略化することが出来る。
ＱNの寄生ダイオードＤＮａの降伏耐圧よりＭＯＳＦ
ＥＴ Ｑ1からＱN-1のＮ−１個の直列接続された寄生ダ
イオードの順方向の耐圧の方が大きくなるようにＭＯＳ
ＦＥＴの数Ｎが決定されている。このような構成とする
と、図４（ｂ）に示した等価回路は図４（ｃ）に示すよ
うにさらに簡略化することが出来る。
【００４８】ＭＯＳＦＥＴ Ｑ1からＱN-1は、ＭＯＳＦ
ＥＴ ＱNのバックゲートとソースを同電位にさせる動
作を行うだけで、電流は流れないので、ＭＯＳＦＥＴ
Ｑ1からＭＯＳＦＥＴ ＱN-1のサイズを非常に小さくし
ても問題が無い。
ＥＴ ＱNのバックゲートとソースを同電位にさせる動
作を行うだけで、電流は流れないので、ＭＯＳＦＥＴ
Ｑ1からＭＯＳＦＥＴ ＱN-1のサイズを非常に小さくし
ても問題が無い。
【００４９】上記のように構成された本実施例の半導体
装置を、図１６に示したスイッチングレギュレータ回路
に使用すると、寄生ダイオードによるスイッチング損失
が無くなり、電圧降下の小さなＭＯＳＦＥＴを使用する
利点が十分に発揮されるという効果がある。
装置を、図１６に示したスイッチングレギュレータ回路
に使用すると、寄生ダイオードによるスイッチング損失
が無くなり、電圧降下の小さなＭＯＳＦＥＴを使用する
利点が十分に発揮されるという効果がある。
【００５０】第３実施例 次に、本発明の第３実施例について図面を参照して説明
する。
する。
【００５１】図５乃至図１０のそれぞれは本発明による
半導体装置の第３の実施例を説明するための図である。
半導体装置の第３の実施例を説明するための図である。
【００５２】図５はチップ平面図、図６は図５中の一部
分を取り出して示す平面図、図７、図８および図９のそ
れぞれは図５中の点線Ａ−Ａ線断面図、Ｂ−Ｂ線断面図
およびＣ−Ｃ断面図、図１０は図５に示した実施例の等
価回路図である。
分を取り出して示す平面図、図７、図８および図９のそ
れぞれは図５中の点線Ａ−Ａ線断面図、Ｂ−Ｂ線断面図
およびＣ−Ｃ断面図、図１０は図５に示した実施例の等
価回路図である。
【００５３】各図中において、１０１はＮ+形の高濃度
半導体基板で、この高濃度半導体基板１０１の表面に
は、Ｎ-形の低濃度エピタキシャル層１０２が形成さ
れ、これら高濃度半導体基板１０１と低濃度エポタキシ
ャル層１０２とで図１０に示すＭＯＳＦＥＴ ＱNのド
レイン領域ＤNが形成される。
半導体基板で、この高濃度半導体基板１０１の表面に
は、Ｎ-形の低濃度エピタキシャル層１０２が形成さ
れ、これら高濃度半導体基板１０１と低濃度エポタキシ
ャル層１０２とで図１０に示すＭＯＳＦＥＴ ＱNのド
レイン領域ＤNが形成される。
【００５４】上記の高濃度半導体基板１０１の低濃度エ
ポタキシャル層１０２が形成される面の逆側となる面に
はドレイン電極１０３が形成される。また、上記低濃度
エピタキシャル層１０２内には、ＭＯＳＦＥＴ ＱNの
バックゲート領域としてＰ形の不純物拡散領域１０４が
形成される。この不純物拡散領域１０４内には、ＭＯＳ
ＦＥＴ ＱNのソース領域としてＮ+形の不純物拡散領域
１０５が形成される。さらに上記低濃度エピタキシャル
層１０２上には、不純物拡散領域１０４，１０５の一部
表面上まで延設された絶縁膜１０６を介してＭＯＳＦＥ
Ｔ ＱNのゲート電極層１０７が形成される。また、絶
縁膜１０６上に多結晶半導体または単結晶半導体を形成
してＰ形の不純物拡散領域１０８およびＮ+形の不純物
拡散領域１０９，１１０を形成する。不純物拡散領域１
０８，１０９，１１０はそれぞれＭＯＳＦＥＴ Ｑ1か
らＭＯＳＦＥＴ ＱN-1のバックゲート領域、ソース領
域ドレイン領域となる。不純物拡散領域１０８，１０
９，１１０の一部表面上まで延設された絶縁膜１１１を
形成する。上記ゲート電極層１０７上には層間絶縁膜１
１２が形成される。ＭＯＳＦＥＴ ＱNのゲート領域と
電気的に接続してＭＯＳＦＥＴ Ｑ1からＭＯＳＦＥＴ
ＱN-1のゲート領域となる電極１１３を形成する。ＭＯ
ＳＦＥＴの第２番目から第（Ｎ−１）番目までのＭＯＳ
ＦＥＴのそれぞれに対して、バックゲート領域が手前側
のＭＯＳＦＥＴのドレイン領域と電気的に接続させる電
極１１６を形成する。また、ＭＯＳＦＥＴ ＱNのバッ
クゲート領域とＭＯＳＦＥＴ ＱN-1のドレイン領域と
を電気的に接続させる電極１１４を形成する。ＭＯＳＦ
ＥＴ Ｑ1からＭＯＳＦＥＴ ＱNのソース領域どうしと
ＭＯＳＦＥＴ Ｑ1のバックゲート領域を電気的に接続
し、かつ、低濃度エピタキシャル層２とショットキー接
触となるＡｌ電極１１５を形成する。
ポタキシャル層１０２が形成される面の逆側となる面に
はドレイン電極１０３が形成される。また、上記低濃度
エピタキシャル層１０２内には、ＭＯＳＦＥＴ ＱNの
バックゲート領域としてＰ形の不純物拡散領域１０４が
形成される。この不純物拡散領域１０４内には、ＭＯＳ
ＦＥＴ ＱNのソース領域としてＮ+形の不純物拡散領域
１０５が形成される。さらに上記低濃度エピタキシャル
層１０２上には、不純物拡散領域１０４，１０５の一部
表面上まで延設された絶縁膜１０６を介してＭＯＳＦＥ
Ｔ ＱNのゲート電極層１０７が形成される。また、絶
縁膜１０６上に多結晶半導体または単結晶半導体を形成
してＰ形の不純物拡散領域１０８およびＮ+形の不純物
拡散領域１０９，１１０を形成する。不純物拡散領域１
０８，１０９，１１０はそれぞれＭＯＳＦＥＴ Ｑ1か
らＭＯＳＦＥＴ ＱN-1のバックゲート領域、ソース領
域ドレイン領域となる。不純物拡散領域１０８，１０
９，１１０の一部表面上まで延設された絶縁膜１１１を
形成する。上記ゲート電極層１０７上には層間絶縁膜１
１２が形成される。ＭＯＳＦＥＴ ＱNのゲート領域と
電気的に接続してＭＯＳＦＥＴ Ｑ1からＭＯＳＦＥＴ
ＱN-1のゲート領域となる電極１１３を形成する。ＭＯ
ＳＦＥＴの第２番目から第（Ｎ−１）番目までのＭＯＳ
ＦＥＴのそれぞれに対して、バックゲート領域が手前側
のＭＯＳＦＥＴのドレイン領域と電気的に接続させる電
極１１６を形成する。また、ＭＯＳＦＥＴ ＱNのバッ
クゲート領域とＭＯＳＦＥＴ ＱN-1のドレイン領域と
を電気的に接続させる電極１１４を形成する。ＭＯＳＦ
ＥＴ Ｑ1からＭＯＳＦＥＴ ＱNのソース領域どうしと
ＭＯＳＦＥＴ Ｑ1のバックゲート領域を電気的に接続
し、かつ、低濃度エピタキシャル層２とショットキー接
触となるＡｌ電極１１５を形成する。
【００５５】図７乃至図９および図１０中のＧ1〜ＧN，
Ｓ1〜ＳN，Ｄ1〜ＤN，ＢＧ1〜ＢＧNは、ＭＯＳＦＥＴ
Ｑ1からＱNのゲート、ソース、ドレイン、バックゲート
を表わしている。
Ｓ1〜ＳN，Ｄ1〜ＤN，ＢＧ1〜ＢＧNは、ＭＯＳＦＥＴ
Ｑ1からＱNのゲート、ソース、ドレイン、バックゲート
を表わしている。
【００５６】図１０中のバックゲート端子ＢＧ1〜ＢＧN
と接続されているダイオードは、不純物拡散領域１０４
と１０５、不純物拡散領域１０８と１０９、不純物拡散
領域１０８と１１０、不純物拡散領域１０４と低濃度エ
ピタキシャル層１０２で形成される寄生ダイオードであ
る。図１０中のショットキーバリアダイオードＳＢＤ
は、Ａｌ電極１１５と低濃度エピタキシャル層１０２と
で形成される。
と接続されているダイオードは、不純物拡散領域１０４
と１０５、不純物拡散領域１０８と１０９、不純物拡散
領域１０８と１１０、不純物拡散領域１０４と低濃度エ
ピタキシャル層１０２で形成される寄生ダイオードであ
る。図１０中のショットキーバリアダイオードＳＢＤ
は、Ａｌ電極１１５と低濃度エピタキシャル層１０２と
で形成される。
【００５７】上記のように構成された本実施例の動作に
ついて説明する。ＭＯＳＦＥＴはバックゲートに対して
ゲートの電位がしきい値電圧以下になるとオン状態とな
る。図１０の等価回路で、ソースに対してのゲート電位
をＭＯＳＦＥＴ Ｑ1のしきい値電圧以上にすると、バ
ックゲート端子ＢＧ1がソース短絡しているため、ＭＯ
ＳＦＥＴ Ｑ1がオン状態になり、ドレインＤ1とソース
電位が同電位になる。そのためバックゲート端子ＢＧ2
がソースと同電位になる。ソースに対してのゲート電位
がＭＯＳＦＥＴ Ｑ2のしきい値電圧以上であれば、Ｍ
ＯＳＦＥＴ Ｑ2もオン状態になる。
ついて説明する。ＭＯＳＦＥＴはバックゲートに対して
ゲートの電位がしきい値電圧以下になるとオン状態とな
る。図１０の等価回路で、ソースに対してのゲート電位
をＭＯＳＦＥＴ Ｑ1のしきい値電圧以上にすると、バ
ックゲート端子ＢＧ1がソース短絡しているため、ＭＯ
ＳＦＥＴ Ｑ1がオン状態になり、ドレインＤ1とソース
電位が同電位になる。そのためバックゲート端子ＢＧ2
がソースと同電位になる。ソースに対してのゲート電位
がＭＯＳＦＥＴ Ｑ2のしきい値電圧以上であれば、Ｍ
ＯＳＦＥＴ Ｑ2もオン状態になる。
【００５８】よって、ソースに対してのゲート電位がＭ
ＯＳＦＥＴ Ｑ1からＭＯＳＦＥＴＱNのそれぞれのしき
い値電圧を越えているのであれば、ＭＯＳＦＥＴ Ｑ1
からＭＯＳＦＥＴ ＱNの順にＭＯＳＦＥＴがオンする
ことになる。
ＯＳＦＥＴ Ｑ1からＭＯＳＦＥＴＱNのそれぞれのしき
い値電圧を越えているのであれば、ＭＯＳＦＥＴ Ｑ1
からＭＯＳＦＥＴ ＱNの順にＭＯＳＦＥＴがオンする
ことになる。
【００５９】ＭＯＳＦＥＴ Ｑ1からＭＯＳＦＥＴ ＱN
の中の一番高いしきい値電圧が本実施例の半導体装置の
しきい値電圧となる。
の中の一番高いしきい値電圧が本実施例の半導体装置の
しきい値電圧となる。
【００６０】ドレインに対してソースに正の電圧を印加
すると、電流経路としては、ショットキーバリアダイオ
ードを流れる経路と寄生ダイオードを流れる経路があ
る。ただし、寄生ダイオードはＮ個が直列に接続されて
いるため、寄生ダイオードの順電圧ＶFのＮ倍の電圧を
印加しないと寄生ダイオードに電流が流れない。このこ
とを説明するための簡略化した等価回路を図１１に示
す。
すると、電流経路としては、ショットキーバリアダイオ
ードを流れる経路と寄生ダイオードを流れる経路があ
る。ただし、寄生ダイオードはＮ個が直列に接続されて
いるため、寄生ダイオードの順電圧ＶFのＮ倍の電圧を
印加しないと寄生ダイオードに電流が流れない。このこ
とを説明するための簡略化した等価回路を図１１に示
す。
【００６１】（寄生ダイオードの順電圧ＶF）×Ｎと
（ショットキーバリアダイオードの順電圧ＶF）の電圧
差を大きくするようにＮを設定すれば、ほとんどの電流
がショットキーバリアダイオードに流れ、寄生ダイオー
ドに電流がほとんど流れない。
（ショットキーバリアダイオードの順電圧ＶF）の電圧
差を大きくするようにＮを設定すれば、ほとんどの電流
がショットキーバリアダイオードに流れ、寄生ダイオー
ドに電流がほとんど流れない。
【００６２】よって、本発明の半導体装置を整流素子と
して用いると、スイッチング損失および整流損失が非常
に小さくなるという利点があり、従来のＭＯＳＦＥＴに
比べて、スイッチング損失が約７０％、整流損失が約２
０％低減するものとなる。
して用いると、スイッチング損失および整流損失が非常
に小さくなるという利点があり、従来のＭＯＳＦＥＴに
比べて、スイッチング損失が約７０％、整流損失が約２
０％低減するものとなる。
【００６３】第４実施例 上述した第３の実施例では、工程削減のため、ＭＯＳＦ
ＥＴ ＱNのソース電極とショットキーバリアダイオー
ドのバリアメタルをＡｌ電極１１５で兼ねているが、シ
ョットキーバリアダイオードが形成される部分の低濃度
エピタキシャル層１０２のコンタクト部分にＴｉ，Ｐ
ｔ，Ｗ等のバリアメタルをＡｌ電極１１５の形成前に形
成する。
ＥＴ ＱNのソース電極とショットキーバリアダイオー
ドのバリアメタルをＡｌ電極１１５で兼ねているが、シ
ョットキーバリアダイオードが形成される部分の低濃度
エピタキシャル層１０２のコンタクト部分にＴｉ，Ｐ
ｔ，Ｗ等のバリアメタルをＡｌ電極１１５の形成前に形
成する。
【００６４】Ａｌ電極より障壁高さの低いＴｉ等をＡｌ
電極１１５の形成前に形成すると、ショットキーバリア
ダイオードの順電圧ＶFが第３の実施例よりも小さくな
るので、整流損失をより下げることができる。
電極１１５の形成前に形成すると、ショットキーバリア
ダイオードの順電圧ＶFが第３の実施例よりも小さくな
るので、整流損失をより下げることができる。
【００６５】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
いるので、以下に記載するような効果を奏する。
【００６６】請求項１、３、５に記載のものにおいて
は、寄生ダイオードの順方向耐圧を高くなり、高速スイ
ッチングダイオード等を外付けした場合には、電流は外
付けのダイオードのみに流れることとなる。このように
安価な外付け部品で電流の制御が容易となるため、モー
タ制御回路等を構成するときの製造コストを低くするこ
とができ、また、消費電力も低くすることができる効果
がある。
は、寄生ダイオードの順方向耐圧を高くなり、高速スイ
ッチングダイオード等を外付けした場合には、電流は外
付けのダイオードのみに流れることとなる。このように
安価な外付け部品で電流の制御が容易となるため、モー
タ制御回路等を構成するときの製造コストを低くするこ
とができ、また、消費電力も低くすることができる効果
がある。
【００６７】請求項２、４、６に記載のものにおいて
は、寄生ダイオードが動作することを防ぐことができる
ため、寄生ダイオードにより生じていた様々な問題点を
解消することができる効果がある。特に、スイッチング
レギュレータ回路を構成する際には、絶縁ゲート型電界
効果トランジスタが有する電圧効果が低いという利点を
十分に生かすことができる。
は、寄生ダイオードが動作することを防ぐことができる
ため、寄生ダイオードにより生じていた様々な問題点を
解消することができる効果がある。特に、スイッチング
レギュレータ回路を構成する際には、絶縁ゲート型電界
効果トランジスタが有する電圧効果が低いという利点を
十分に生かすことができる。
【図１】本発明の第１の実施例の構成を示す図であり、
（ａ）はチップ平面図、（ｂ）および図１（ｃ）のそれ
ぞれは、（ａ）中の点線Ａ−Ａ線断面図およびＢ−Ｂ線
断面図である。
（ａ）はチップ平面図、（ｂ）および図１（ｃ）のそれ
ぞれは、（ａ）中の点線Ａ−Ａ線断面図およびＢ−Ｂ線
断面図である。
【図２】図１（ａ）の一部分を取り出して示す平面図で
ある。
ある。
【図３】（ａ），（ｂ）は図１に示した実施例の等価回
路図、（ｃ）は本発明の半導体装置を用いた寄生ダイオ
ードを動作させないための回路の一例の構成を示す回路
図である。
路図、（ｃ）は本発明の半導体装置を用いた寄生ダイオ
ードを動作させないための回路の一例の構成を示す回路
図である。
【図４】（ａ）〜（ｃ）のそれぞれは、本発明の第２の
実施例の半導体装置の等価回路図である。
実施例の半導体装置の等価回路図である。
【図５】本発明の第３の実施例による半導体装置の実施
例のチップ平面図および断面図である。
例のチップ平面図および断面図である。
【図６】図５の一部分を取り出して示す平面図である。
【図７】図５中の点線Ａ−Ａ線断面図である。
【図８】図５中の点線Ｂ−Ｂ線断面図である。
【図９】図５中の点線Ｃ−Ｃ断面図である。
【図１０】図５に示した実施例の等価回路である。
【図１１】図５に示した実施例の簡略等価回路である。
【図１２】（ａ），（ｂ）のそれぞれは、従来の絶縁ゲ
ート型電界効果トランジスタの断面図および等価回路図
である。
ート型電界効果トランジスタの断面図および等価回路図
である。
【図１３】（ａ），（ｂ）のそれぞれは、従来の絶縁ゲ
ート型電界効果トランジスタの断面図および等価回路図
である。
ート型電界効果トランジスタの断面図および等価回路図
である。
【図１４】半導体装置を用いたブリッジ形モータ制御回
路例の構成を示す図である。
路例の構成を示す図である。
【図１５】半導体装置に形成された寄生ダイオードを動
作させない回路例の構成を示す図である。
作させない回路例の構成を示す図である。
【図１６】半導体装置を用いた同期整流によるスイッチ
ングレギュレータの回路例の構成を示す図である。
ングレギュレータの回路例の構成を示す図である。
【図１７】半導体装置を用いた同期整流によるスイッチ
ングレギュレータの回路例の構成を示す図である。
ングレギュレータの回路例の構成を示す図である。
【図１８】（ａ），（ｂ）のそれぞれは、図１７中のＭ
ＯＳＦＥＴ ＱAおよびＱBのゲート電圧波形を示す図で
ある。
ＯＳＦＥＴ ＱAおよびＱBのゲート電圧波形を示す図で
ある。
【図１９】（ａ），（ｂ）のそれぞれは、図１６および
図１７中のＭＯＳＦＥＴ ＱBの電流波形を示す図であ
る。
図１７中のＭＯＳＦＥＴ ＱBの電流波形を示す図であ
る。
【図２０】ダイオードの電圧・電流特性を示す図であ
る。
る。
１，１０１ 高濃度半導体基板 ２，１０２ 低濃度エピタキシャル層 ３，１０３ ドレイン電極 ４，１０４ 不純物拡散領域 ５，１０５ 不純物拡散領域 ６，１０６ 絶縁膜 ７，１０７ ゲート電極層 ８，１０８ 不純物拡散領域 ９，１０９ 不純物拡散領域 １０，１１０ 不純物拡散領域 １１，１１１ 絶縁膜 １２，１１２ 層間絶縁膜 １３，１１３ 電極 １４，１１４ 電極 １５ 電極 １１５ Ａｌ電極 １１６ 電極
Claims (6)
- 【請求項１】 第１および第２の絶縁ゲート型電界効果
トランジスタが設けられた半導体装置であって、 前記第１および第２の絶縁ゲート型電界効果トランジス
タのソース領域どうしが電気的に接続され、 前記第１の絶縁ゲート型電界効果トランジスタは部分的
にチャネルとなるバックゲート領域とソース領域が電気
的に接続され、 前記第２の絶縁ゲート型電界効果トランジスタはバック
ゲート領域が前記第１の絶縁ゲート型電界効果トランジ
スタのドレイン領域と電気的に接続されることを特徴と
する半導体装置。 - 【請求項２】 Ｎ個の絶縁ゲート型電界効果トランジス
タが設けられた半導体装置であって、 前記Ｎ個の絶縁ゲート型電界効果トランジスタのソース
領域どうしが電気的に接続され、 前記Ｎ個の絶縁ゲート型電界効果トランジスタの第１番
目の絶縁ゲート型電界効果トランジスタは部分的にチャ
ネルとなるバックゲート領域とソース領域が電気的に接
続され、２以上Ｎ−１以下のＫについてＫ番目となる前記絶縁ゲ
ート型電界効果トランジスタの それぞれは、バックゲー
ト領域が（Ｋ−１）番目の絶縁ゲート型電界効果トラン
ジスタのドレインに接続され、 前記Ｎ個の絶縁ゲート型電界効果トランジスタのＮ番目
の絶縁ゲート型電界効果トランジスタはバックゲート領
域が前記第（Ｎ−１）番目の絶縁ゲート型電界効果トラ
ンジスタのドレイン領域と電気的に接続されることを特
徴とする半導体装置。 - 【請求項３】 第１および第２の絶縁ゲート型電界効果
トランジスタおよびショットキーバリアダイオードが設
けられた半導体装置であって、 前記第１および第２の絶縁ゲート型電界効果トランジス
タのソース領域どうしが電気的に接続され、 前記第１の絶縁ゲート型電界効果トランジスタは部分的
にチャネルとバックゲート領域とソース領域が電気的に
接続され、 前記第２の絶縁ゲート型電界効果トランジスタはバック
ゲート領域が前記第１の絶縁ゲート型電界効果トランジ
スタのドレイン領域と電気的に接続され、 前記第２の絶縁ゲート型電界効果トランジスタのドレイ
ン領域と前記各ソース領域どうしとの間に前記ショット
キーバリアダイオードが電気的に並列接続されることを
特徴とする半導体装置。 - 【請求項４】 ３以上のＮ個の絶縁ゲート型電界効果ト
ランジスタとショットキーバリアダイオードが設けられ
た半導体装置であって、 前記Ｎ個の絶縁ゲート型電界効果トランジスタのソース
領域どうしが電気的に接続され、 前記Ｎ個の絶縁ゲート型電界効果トランジスタの第１番
目の絶縁ゲート型電界効果トランジスタは部分的にチャ
ネルとなるバックゲート領域とソース領域が電気的に接
続され、２以上Ｎ−１以下のＫについてＫ番目となる前記絶縁ゲ
ート型電界効果トランジスタの それぞれは、バックゲー
ト領域が（Ｋ−１）番目の絶縁ゲート型電界効果トラン
ジスタのドレインに接続され、 前記Ｎ個の絶縁ゲート型電界効果トランジスタのＮ番目
の絶縁ゲート型電界効果トランジスタはバックゲート領
域が前記第（Ｎ−１）番目の絶縁ゲート型電界効果トラ
ンジスタのドレイン領域と電気的に接続され、 前記第Ｎ番目の絶縁ゲート型電界効果トランジスタのド
レイン領域と前記各ソース領域どうしとの間に前記ショ
ットキーバリアダイオードが電気的に並列接続されるこ
とを特徴とする半導体装置。 - 【請求項５】 請求項１または請求項３に記載の半導体
装置において、 第２の絶縁ゲート型電界効果トランジスタは、Ｎ形の半
導体基板であるドレイン領域、前記半導体基板の表面部
に選択的に形成されたＰ形の不純物拡散領域であるバッ
クゲート領域と、前記Ｐ形の不純物拡散領域の表面に選
択的に形成されたＮ形の不純物拡散領域であるソース領
域と、前記ソース領域と前記ドレイン領域とで挟まれた
前記バックゲート領域の表面を第１の絶縁膜を介して被
覆するゲート電極層とを有し、 第１の絶縁ゲート型電界効果トランジスタは、前記半導
体基板上に前記第１の絶縁膜を介して形成されたＰ形の
半導体層であるバックゲート領域と、前記半導体層に形
成されたＮ形の不純物拡散層であるソース領域およびド
レイン領域と、前記ソース領域とドレイン領域とで挟ま
れたバックゲート領域の表面を第２の絶縁膜を介して被
覆するゲート電極を有することを特徴とする半導体装
置。 - 【請求項６】 請求項２または請求項４に記載の半導体
装置において、 第Ｎ番目の絶縁ゲート型電界効果トランジスタは、Ｎ形
の半導体基板であるドレイン領域、前記半導体基板の表
面部に選択的に形成されたＰ形の不純物拡散領域である
バックゲート領域と、前記Ｐ形の不純物拡散領域の表面
に選択的に形成されたＮ形の不純物拡散領域であるソー
ス領域と、前記ソース領域と前記ドレイン領域とで挟ま
れた前記バックゲート領域の表面を第１の絶縁膜を介し
て被覆するゲート電極層とを有し、 第１番目乃至第（Ｎ−１）番目の絶縁ゲート型電界効果
トランジスタは、前記半導体基板上に前記第１の絶縁膜
を介して形成されたＰ形の半導体層であるバックゲート
領域と、前記半導体層に形成されたＮ形の不純物拡散層
であるソース領域およびドレイン領域と、前記ソース領
域とドレイン領域とで挟まれたバックゲート領域の表面
を第２の絶縁膜を介して被覆するゲート電極を有するこ
とを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7231716A JP2800735B2 (ja) | 1994-10-31 | 1995-09-08 | 半導体装置 |
| US08/871,984 US5789779A (en) | 1994-10-31 | 1997-06-10 | IGFET circuit preventing parasitic diode current |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26688894 | 1994-10-31 | ||
| JP6-266888 | 1994-10-31 | ||
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