CN108806744B - 一种延时产生电路及非易失性存储器读时序产生电路 - Google Patents

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Abstract

一种延时产生电路及非易失性存储器读时序产生电路。所述延时产生电路包括：触发电路、充放电电路、输出控制电路、正反馈电路和直流缓冲电路，其中：所述触发电路适于根据接收到的输入信号，输出相应的触发信号，控制所述充放电电路充电或者放电；所述充放电电路适于在所述触发电路的触发信号控制下，充电或者放电；所述输出控制电路适于基于充放电电路形成的模拟信号输出延时信号；所述正反馈电路适于在所述充放电电路充电过程中，加速拉高电压；所述直流缓冲电路适于当所述充放电电路处于电压从低到高翻转的临界点时，隔离噪声。应用上述电路，既可以保证充电过程中的正反馈不被破坏，又可以隔离噪声。

Description

一种延时产生电路及非易失性存储器读时序产生电路
技术领域
本发明实施例涉及电路领域，尤其涉及一种延时产生电路及非易失性存储器读时序产生电路。
背景技术
对于非易失性存储器(None Volatile Memory，NVM)而言，读时序的产生是其关键组成部分。目前常用的闪存(Flash)存储器对所存储数据的读取操作通常由如下步骤组成：1、地址译码；2、位线预充电；3、单元(cell)电流信号放大；4、数据比较并输出。其中，步骤1和步骤4可以视为逻辑延时；步骤2和步骤3的时间长短通常由延时产生电路来产生，延时产生电路的性能的好坏直接影响整个读取操作的时间长短。理想的延时产生电路产生的延时应当具备变化范围小、均匀性好等特点。
目前的延时产生电路，利用电流给电容充放电来产生具有电压随时间变化特征的延时，一种典型的实现方式是具有收敛特性的基于正反馈原理的延时产生电路。这种电路的好处是利用正反馈原理，在充电电压从低到高时，能快速完成电压的翻转，从而达到良好的收敛性。缺点是在充电电压从低到高翻转的临界点，容易受到噪声等的干扰而产生扰动，导致延时产生的时间变长，延时产生的均匀性变差。
发明内容
本发明实施例解决的技术问题是如何在保证充电过程的正反馈不被破坏的前提下，隔离延时产生电路在充电电压从低到高翻转的临界点时的噪声，改善延时产生的时间和延时产生的均匀性。
为解决上述技术问题，本发明实施例提供了一种延时产生电路，包括：触发电路、充放电电路、输出控制电路、正反馈电路和直流缓冲电路，其中：所述触发电路的输入端接收输入信号，所述触发电路的输出端与所述充放电电路的输入端耦接，适于根据接收到的输入信号，输出相应的触发信号，控制所述充放电电路充电或者放电；所述充放电电路的输出端与所述输出控制电路的输入端和所述直流缓冲电路的输出端耦接，适于在所述触发电路的触发信号控制下，充电或者放电；所述输出控制电路的输出端作为所述延时电路的输出端输出延时信号，同时与所述正反馈电路的输入端耦接；所述正反馈电路的输出端与所述直流缓冲电路的输入端耦接，适于在所述充放电电路的充电过程中，加速拉高电压；所述直流缓冲电路的输出端与所述充放电电路的输出端耦接，适于当所述充放电电路处于电压从低到高翻转的临界点时，隔离噪声。
可选地，所述触发电路包括：反相器，所述反相器的输入端接收输入信号，所述反相器的输出端作为所述触发电路的输出端，与所述充放电电路的输入端耦接。
可选地，所述充放电电路包括：充放电电容、充电电路及放电电路，其中：所述充电电路的输入端与所述触发电路的输出端耦接，所述充电电路的输出端与所述充放电电容的第一端口耦接；所述放电电路的输入端与所述触发电路的输出端耦接，所述放电电路的输出端与所述充放电电容的第一端口耦接；所述充放电电容的第一端口作为所述充放电电路的输出端，还与所述输出控制电路的输入端和所述直流缓冲电路的输出端耦接，所述充放电电容的第二端口接地。
可选地，所述充电电路包括：第一PMOS管和第二PMOS管，其中：所述第一PMOS管的栅极与所述触发电路的输出端耦接，所述第一PMOS管的源极与所述第二PMOS管的漏极耦接，所述第一PMOS管的漏极与所述充放电电容的第一端口耦接；所述第二PMOS管的栅极连接电流偏置信号，所述第二PMOS管的源极连接电源电压。
可选地，所述放电电路包括：第一NMOS管，所述第一NMOS管的栅极与所述触发电路的输出端耦接，所述第一NMOS管的源极接地，所述第一NMOS管的漏极与所述充放电电容的第一端口耦接。
可选地，所述充放电电容为：晶体管电容、多晶硅-多晶硅电容或者金属层-金属层电容。
可选地，所述输出控制电路包括：第三PMOS管和第二NMOS管，其中：所述第三PMOS管的源极接电源电压，所述第三PMOS管的栅极、所述第二NMOS管的栅极，与所述充放电电路的输出端均相互耦接，所述第三PMOS管的漏极与所述第二NMOS管的漏极耦接，作为所述输出控制电路的输出端，一方面作为所述延时电路的输出端输出延时信号，另一方面与所述正反馈电路的输入端耦接；所述第二NMOS管的源极接地。
可选地，所述正反馈电路包括：第四PMOS管，所述第四PMOS管的源极接电源电压，所述第四PMOS管的栅极与所述输出控制电路的输出端耦接，所述第四PMOS管的漏极作为所述正反馈电路的输出端，与所述直流缓冲电路的输入端耦接。
可选地，所述直流缓冲电路包括：MOS管。
可选地，所述直流缓冲电路，包括：CMOS管，所述CMOS管由第三NMOS管和第五PMOS管组成，其中：所述第三NMOS管的栅极连接电源电压，所述第三NMOS管的漏极、所述第五PMOS管的漏极，与所述正反馈电路的输出端均相互耦接，所述第三NMOS管的源极与所述第五PMOS管的源极耦接，作为所述直流缓冲电路的输出端，与所述充放电电路的输出端耦接；所述第五PMOS管的栅极接地。
可选地，所述直流缓冲电路，包括：电阻，所述电阻的第一端口与所述正反馈电路的输出端耦接，所述电阻的第二端口作为所述直流缓冲电路的输出端，与所述充放电电路的输出端耦接。
为解决上述技术问题，本发明实施例提供了一种非易失性存储器读时序产生电路，所述非易失性存储器读时序产生电路包括上述任一种延时产生电路。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
采用本发明实施例提供的所述延时产生电路，通过直流缓冲电路，既可以保证充电过程中的正反馈不被破坏，又可以隔离所述延时产生电路在充电电压从低到高翻转临界点时的噪声，减少充电电压从低到高翻转临界点时的扰动，从而改善延时产生的时间及延时产生的均匀性。
进一步地，所述直流缓冲电路可以由MOS管组成，MOS管成本较低，实现简单。
进一步地，所述直流缓冲电路可以由单一的电阻元件组成，成本低，实现简单，电路逻辑进一步简化。
所述延时产生电路应用于非易失性存储器读时序产生电路中，例如，应用于位线预充电过程和Cell电流信号放大过程中，可以减小非易失性存储器读时序产生电路的读取时间。
附图说明
图1为本发明实施例提供的一种延时产生电路的结构示意图；
图2为本发明实施例提供的一种延时产生电路的结构示意图；
图3为本发明实施例提供的一种延时产生电路的局部结构示意图；
图4为本发明实施例提供的一种延时产生电路产生的延时信号的示意图。
具体实施方式
目前已有的延时产生电路，包括充放电电路和正反馈电路，利用正反馈原理，在充电电压从低到高时，能快速完成电压的翻转，从而达到良好的收敛性。但是在充电电压从低到高翻转的临界点，容易受到噪声等的干扰而产生扰动，导致延时产生的时间变长，延时产生的均匀性变差。
针对上述问题，本发明实施例提供了一种延时产生电路，在充放电电路和正反馈电路之间串联一级直流缓冲电路。通过直流缓冲电路，既可以保证充电过程中的正反馈不被破坏，又可以隔离所述延时产生电路在充电电压从低到高翻转临界点时的噪声，减少充电电压从低到高翻转临界点时的扰动，从而改善延时产生的时间及延时产生的均匀性。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参见图1，本发明实施例提供了一种延时产生电路，包括：触发电路101、充放电电路102、输出控制电路103、正反馈电路104和直流缓冲电路105，其中：
所述触发电路101的输入端接收输入信号，所述触发电路101的输出端与所述充放电电路102的输入端耦接，适于根据接收到的输入信号，输出相应的触发信号，控制所述充放电电路102充电或者放电。
所述充放电电路102的输出端与所述输出控制电路103的输入端和所述直流缓冲电路105的输出端耦接，适于在所述触发电路101的触发信号控制下，充电或者放电。
所述输出控制电路103的输出端作为所述延时电路的输出端输出延时信号，同时与所述正反馈电路104的输入端耦接。
所述正反馈电路104的输出端与所述直流缓冲电路105的输入端耦接，适于在所述充放电电路102的充电过程中，加速拉高电压。
所述直流缓冲电路105的输出端与所述充放电电路102的输出端耦接，适于当所述充放电电路102处于电压从低到高翻转的临界点时，隔离噪声。
采用所述延时产生电路，当所述触发电路101输出充电信号时，所述充放电电路102的电源模块开始缓慢地给充放电电容充电，产生模拟信号输出至所述输出控制电路103。所述输出控制电路103基于所述充放电电路102输入的模拟信号输出低电压给所述正反馈电路104。当输入低电压信号时，所述正反馈电路104导通，输出电流给所述直流缓冲电路105。所述直流缓冲电路105隔离噪声后，将电流反馈给所述充放电电路102。所述充放电电路102在该电流的作用下，电压进一步提高，从而完成电压从低到高的翻转。当所述触发电路101输出放电信号时，所述充放电电路102的放电模块触发充放电电容放电。
应用上述方案，在所述充放电电路102和所述正反馈电路104之间串联一级所述直流缓冲电路105。通过所述直流缓冲电路105，既可以保证充电过程中的正反馈不被破坏，又可以隔离所述延时产生电路在充电电压从低到高翻转临界点时的噪声，减少充电电压从低到高翻转临界点时的扰动，从而改善延时产生的时间及延时产生的均匀性。
为使本领域技术人员更好地理解和实现本发明，以下通过本发明一实施例对电路原理图进行详细说明。
参见图2，本发明实施例提供了一种延时产生电路，包括：触发电路201、充放电电路202、输出控制电路203、正反馈电路204和直流缓冲电路205，其中：
在本发明一实施例中，如图2所示，所述触发电路201包括：反相器(INV)。所述反相器的输入端接收输入信号，所述反相器的输出端作为所述触发电路201的输出端，与所述充放电电路202的输入端耦接，适于根据接收到的输入信号，输出相应的触发信号，控制所述充放电电路202充电或者放电。
在本发明一实施例中，如图2所示，所述充放电电路202包括：充电电路，放电电路和充放电电容。所述充电电路包括：第一PMOS管TP1和第二PMOS管TP2。其中所述第一PMOS管TP1的栅极与所述反相器的输出端耦接，所述第一PMOS管TP1的源极与所述第二PMOS管TP2的漏极耦接，所述第一PMOS管TP1的漏极与所述充放电电容的第一端口耦接。所述第二PMOS管TP2的栅极连接电流偏置信号，所述第二PMOS管TP2的源极连接电源电压(VDD)。所述放电电路包括：第一NMOS管TN1，所述第一NMOS管TN1的栅极与所述反相器的输出端耦接，所述第一NMOS管TN1的漏极与所述充放电电容的第一端口耦接，所述第一NMOS管TN1的源极接地(VSS)。所述充放电电容的第一端口作为所述充放电电路202的输出端，还与所述输出控制电路203的输入端和所述直流缓冲电路205的输出端耦接，所述充放电电容的第二端口接地(VSS)。
如图2所示，当所述反相器的输出端输出低电平信号时，所述TP1导通，所述TP1的漏极电流开始缓慢地给所述充放电电容充电；当所述反相器的输出端输出高电平信号时，所述TN1导通，触发所述充放电电容放电。
在具体实施中，所述充放电电容可以为晶体管电容、多晶硅-多晶硅(PIP)电容或者金属层-金属层(Mental-Mental)电容等。
在本发明一实施例中，如图2所示，所述输出控制电路203包括：第三PMOS管TP3和第二NMOS管TN2，其中：所述TP3的源极接电源电压(VDD)，所述TP3的栅极、所述TN2的栅极耦接，与所述充放电电容的第一端口均相互耦接，所述TP3的漏极与所述TN2的漏极耦接，作为所述输出控制电路203的输出端，一方面作为所述延时电路的输出端输出延时信号，另一方面与所述正反馈电路204的输入端耦接。所述TN2管的源极接地(VSS)。
如图2所示，当所述充放电电容的第一端口输出高电压时，所述TN2的漏极产生低电压，所述正反馈电路204导通，反馈电流至所述充放电电路202；当所述充放电电容的第一端口输出低电压时，所述TP3的漏极产生高电压，切断所述正反馈电路204的反馈电流。
在本发明一实施例中，如图2所示，所述正反馈电路204包括：第四PMOS管TP4，所述TP4的源极接电源电压(VDD)，所述TP4的栅极与所述TP3的漏极和所述TN2的漏极耦接，所述TP4的漏极作为所述正反馈电路204的输出端，与所述直流缓冲电路205的输入端耦接。
如图2所示，当所述充放电电路202处于充电状态时，充电开始，A点电压上升，TN2导通，从而B点电压下降。B点电压下降导致TP4导通，从而TP4的漏极输出电流。TP4漏极输出的电流导致A点电压进一步增高。A点电压升高导致B点电压进一步下降。B点电压下降导致TP4完全导通，从而A点被彻底拉高，正反馈完成。
目前已有的延时产生电路，如图3所示，包括充放电电路301、输出控制电路302和正反馈电路302。当充放电电路301处于充电状态，A’点的充电电压处于从低变高翻转的临界点时，A’点电压上升，TN2导通，从而B’点电压下降。B’点电压下降，从而C’点电压下降。通过C’与A’之间的栅-漏耦合电容Cgd，C’点的电压下降被耦合到了A’点。A’点电压下降，TP3导通，导致B’电压上升。如此B’点电压先下降后上升，在短时间内形成了振荡。该振荡使得延时产生的时间增加，延时产生的均匀性变差。
针对上述问题，本发明实施例所提供的延时产生电路，在所述充放电电路和所述正反馈电路之间串联一级直流缓冲电路，通过所述直流缓冲电路，在保证充电过程中的正反馈不被破坏的前提下，隔离所述延时产生电路在充电电压从低到高翻转临界点时的噪声，减少充电电压从低到高翻转临界点时的扰动，从而可以改善延时产生的时间及延时产生的均匀性
在具体实施中，所述直流缓冲电路可以由MOS管或者电阻组成。
在本发明一实施例中，如图2所示，所述直流缓冲电路205包括：CMOS管TC。所述TC包括：第三NMOS管TN3和第五PMOS管TP5，其中：所述TN3的栅极连接电源电压(VDD)，所述TN3的漏极、所述TP5的漏极与所述TP4的漏极均相互耦接，所述TN3的源极与所述TP5的源极耦接，作为所述直流缓冲电路205的输出端，与所述充放电电容的第一端口耦接，所述TP5的栅极接地(VSS)。
如图2所示，当A点的充电电压处于从低变高翻转的临界点时，A点电压上升，TN2导通，从而B点电压下降。B点电压下降，从而C点电压也下降。由于所述直流缓冲电路205中TC的存在，从C点到D点、E点分别有晶体管耦合电容Cgd_cd(C点到D点的晶体管耦合电容)、Cgd_ce(C点到E点的晶体管耦合电容)的存在，从而C点的电压下降无法耦合到A点。应用所述直流缓冲电路205后，A点的电压几乎不会受到C点噪声的影响，扰动形成的电路被抑制，所述延时产生电路处于充电电压从低到高翻转的临界点时的扰动问题在很大程度上被改善，从而可以改善延时产生时间及延时产生的均匀性。同时，由于电压电流可以顺利地通过TC，所以所述延时产生电路的正反馈未被破坏。
在本发明一实施例中，所述直流缓冲电路可以包括：电阻，所述电阻的第一端口与所述正反馈电路的输出端耦接，所述电阻的第二端口与所述充放电电路的输出端耦接。
图4为分别应用图2和图3所示的延时产生电路在充放电电路充电过程中所输出的延时信号的对比示意图，其中，曲线B为图2的延时产生电路中B点输出的延时信号，曲线B’为图3中的延时产生电路中B’点输出的延时信号，两条虚线之间对应的是充电过程中充电电压从低到高翻转时所输出的延时信号。
从图4可以看出，在引入所述直流缓冲电路之前，当充电电压从低到高翻转时，输出的延时信号的产生时间长，均匀性差。引入所述直流缓冲电路后，当充电电压从低到高翻转时，在正反馈未被破坏的前提下，输出的延时信号的产生时间和均匀性被改善。
本发明实施例还提供了一种非易失性存储器读时序产生电路，所述非易失性存储器读时序产生电路中包括上述实施例中的延时产生电路。将所述延时产生电路应用于非易失性存储器读时序产生电路中，例如，可以应用于位线预充电过程和Cell电流信号放大过程中，从而可以减小非易失性存储器读时序产生电路的读取时间。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (9)

1.一种延时产生装置，其特征在于，包括：触发电路、充放电电路、输出控制电路、正反馈电路和直流缓冲电路，其中：
所述触发电路的输入端接收输入信号，所述触发电路的输出端与所述充放电电路的输入端耦接，适于根据接收到的输入信号，输出相应的触发信号，控制所述充放电电路充电或者放电；
所述充放电电路的输出端与所述输出控制电路的输入端和所述直流缓冲电路的输出端耦接，适于在所述触发电路的触发信号控制下，充电或者放电；所述输出控制电路的输出端作为所述延时电路的输出端输出延时信号，同时与所述正反馈电路的输入端耦接；
所述正反馈电路的输出端与所述直流缓冲电路的输入端耦接，适于在所述充放电电路的充电过程中，加速拉高电压；
所述直流缓冲电路的输出端与所述充放电电路的输出端耦接，适于当所述充放电电路处于电压从低到高翻转的临界点时，隔离噪声；
所述直流缓冲电路，包括：CMOS管，所述CMOS管由第三NMOS管和第五PMOS管组成，其中：
所述第三NMOS管的栅极连接电源电压，所述第三NMOS管的漏极、所述第五PMOS管的漏极，与所述正反馈电路的输出端均相互耦接，所述第三NMOS管的源极与所述第五PMOS管的源极耦接，作为所述直流缓冲电路的输出端，与所述充放电电路的输出端耦接；
所述第五PMOS管的栅极接地。
2.根据权利要求1所述的延时产生装置，其特征在于，所述触发电路包括：反相器，所述反相器的输入端接收输入信号，所述反相器的输出端作为所述触发电路的输出端，与所述充放电电路的输入端耦接。
3.根据权利要求1所述的延时产生装置，其特征在于，所述充放电电路包括：充放电电容、充电电路及放电电路，其中：
所述充电电路的输入端与所述触发电路的输出端耦接，所述充电电路的输出端与所述充放电电容的第一端口耦接；
所述放电电路的输入端与所述触发电路的输出端耦接，所述放电电路的输出端与所述充放电电容的第一端口耦接；
所述充放电电容的第一端口作为所述充放电电路的输出端，还与所述输出控制电路的输入端和所述直流缓冲电路的输出端耦接，所述充放电电容的第二端口接地。
4.根据权利要求3所述的延时产生装置，其特征在于，所述充电电路包括：第一PMOS管和第二PMOS管，其中：
所述第一PMOS管的栅极与所述触发电路的输出端耦接，所述第一PMOS管的源极与所述第二PMOS管的漏极耦接，所述第一PMOS管的漏极与所述充放电电容的第一端口耦接；
所述第二PMOS管的栅极连接电流偏置信号，所述第二PMOS管的源极连接电源电压。
5.根据权利要求3所述的延时产生装置，其特征在于，所述放电电路包括：第一NMOS管，所述第一NMOS管的栅极与所述触发电路的输出端耦接，所述第一NMOS管的源极接地，所述第一NMOS管的漏极与所述充放电电容的第一端口耦接。
6.根据权利要求3所述的延时产生装置，其特征在于，所述充放电电容为：晶体管电容、多晶硅-多晶硅电容或者金属层-金属层电容。
7.根据权利要求1所述的延时产生装置，其特征在于，所述输出控制电路包括：第三PMOS管和第二NMOS管，其中：
所述第三PMOS管的源极接电源电压，所述第三PMOS管的栅极、所述第二NMOS管的栅极，与所述充放电电路的输出端均相互耦接，所述第三PMOS管的漏极与所述第二NMOS管的漏极耦接，作为所述输出控制电路的输出端，一方面作为所述延时电路的输出端输出延时信号，另一方面与所述正反馈电路的输入端耦接；
所述第二NMOS管的源极接地。
8.根据权利要求1所述的延时产生装置，其特征在于，所述正反馈电路包括：第四PMOS管，所述第四PMOS管的源极接电源电压，所述第四PMOS管的栅极与所述输出控制电路的输出端耦接，所述第四PMOS管的漏极作为所述正反馈电路的输出端，与所述直流缓冲电路的输入端耦接。
9.一种非易失性存储器读时序产生装置，其特征在于，包括权利要求1-8任一项所述的延时产生装置。
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