JPH0880033A - 昇圧回路 - Google Patents
昇圧回路Info
- Publication number
- JPH0880033A JPH0880033A JP6212260A JP21226094A JPH0880033A JP H0880033 A JPH0880033 A JP H0880033A JP 6212260 A JP6212260 A JP 6212260A JP 21226094 A JP21226094 A JP 21226094A JP H0880033 A JPH0880033 A JP H0880033A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- level
- input signal
- boosting
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
- Direct Current Feeding And Distribution (AREA)
Abstract
(57)【要約】
【目的】 低電源電圧の場合でも、確実に昇圧する。
【構成】 入力端子ＶＩＮが“Ｌ”レベルから“Ｈ”レ
ベルに変化すると、インバータ２の出力は“Ｌ”レベル
から“Ｈ”レベルに変化し、出力端子ＶＯＵＴは昇圧さ
れＶＣＣ＋Ｖｔ＋αのレベルに達し、ノードＮＡは電源
電位ＶＣＣにプリチャージされる。次に、入力端子ＶＩ
Ｎが“Ｈ”レベルから“Ｌ”レベルに変化すると、出力
端子ＶＯＵＴはＶＣＣ以下のレベルになる。制御回路１
０の出力は、インバータ２の変化に少し遅れて“Ｌ”レ
ベルから“Ｈ”レベルに変化し、ノードＮＡのレベルは
ＭＯＳ容量Ｃ２によって電源電位ＶＣＣレベルからＶＣ
Ｃ＋Ｖｔ＋αのレベルに達する。それにより、ＮＭＯＳ
３がオンし、出力端子ＶＯＵＴは、ＶＣＣレベルにまで
プリチャージされる。
ベルに変化すると、インバータ２の出力は“Ｌ”レベル
から“Ｈ”レベルに変化し、出力端子ＶＯＵＴは昇圧さ
れＶＣＣ＋Ｖｔ＋αのレベルに達し、ノードＮＡは電源
電位ＶＣＣにプリチャージされる。次に、入力端子ＶＩ
Ｎが“Ｈ”レベルから“Ｌ”レベルに変化すると、出力
端子ＶＯＵＴはＶＣＣ以下のレベルになる。制御回路１
０の出力は、インバータ２の変化に少し遅れて“Ｌ”レ
ベルから“Ｈ”レベルに変化し、ノードＮＡのレベルは
ＭＯＳ容量Ｃ２によって電源電位ＶＣＣレベルからＶＣ
Ｃ＋Ｖｔ＋αのレベルに達する。それにより、ＮＭＯＳ
３がオンし、出力端子ＶＯＵＴは、ＶＣＣレベルにまで
プリチャージされる。
Description
【０００１】
【産業上の利用分野】本発明は、昇圧回路に関するもの
であり、特に低電源電圧で使用される昇圧回路において
有効な回路技術である。
であり、特に低電源電圧で使用される昇圧回路において
有効な回路技術である。
【０００２】
【従来の技術】図２は、従来の昇圧回路の回路図であ
る。この昇圧回路では、入力端子ＶＩＮから入力信号を
入力するインバータ１を有している。インバター１の出
力側には、第２の昇圧用容量としてのＭＯＳ容量Ｃ２の
第２の電極とてのソースとドレイン、及びインバータ２
が接続されている。ＭＯＳ容量Ｃ２の正の電荷を保持す
る第１の電極としてのゲート電極には、Ｎチャネル型Ｍ
ＯＳトランジスタ（以下、ＮＭＯＳと呼ぶ）３のゲート
及びＮＭＯＳ４のソースが接続されている。インバータ
２の出力側には、第１の昇圧用容量としてのＭＯＳ容量
Ｃ１の第２の電極としてのソースとドレインが接続され
ている。正の電荷を保持するＭＯＳ容量Ｃ１のゲートに
は出力端子ＶＯＵＴ及びＮＭＯＳ３の第２の電極として
のソースが接続されている。ＮＭＯＳ３の第１の電極と
してのドレインには電源電位ＶＣＣが接続されている。
ＮＭＯＳ４のゲート及びドレインには電源電位ＶＣＣが
接続され、ＮＭＯＳ４はダイオード接続されている。Ｎ
Ａは、ＭＯＳ容量Ｃ２のゲートとＮＭＯＳ４のソースを
接続するノードである。
る。この昇圧回路では、入力端子ＶＩＮから入力信号を
入力するインバータ１を有している。インバター１の出
力側には、第２の昇圧用容量としてのＭＯＳ容量Ｃ２の
第２の電極とてのソースとドレイン、及びインバータ２
が接続されている。ＭＯＳ容量Ｃ２の正の電荷を保持す
る第１の電極としてのゲート電極には、Ｎチャネル型Ｍ
ＯＳトランジスタ（以下、ＮＭＯＳと呼ぶ）３のゲート
及びＮＭＯＳ４のソースが接続されている。インバータ
２の出力側には、第１の昇圧用容量としてのＭＯＳ容量
Ｃ１の第２の電極としてのソースとドレインが接続され
ている。正の電荷を保持するＭＯＳ容量Ｃ１のゲートに
は出力端子ＶＯＵＴ及びＮＭＯＳ３の第２の電極として
のソースが接続されている。ＮＭＯＳ３の第１の電極と
してのドレインには電源電位ＶＣＣが接続されている。
ＮＭＯＳ４のゲート及びドレインには電源電位ＶＣＣが
接続され、ＮＭＯＳ４はダイオード接続されている。Ｎ
Ａは、ＭＯＳ容量Ｃ２のゲートとＮＭＯＳ４のソースを
接続するノードである。
【０００３】図３は、図２の昇圧回路の動作を説明する
ための図である。以下、これらの図を参照しつつ図２の
昇圧回路の動作を説明する。初期状態において、入力端
子ＶＩＮがローレベル（以下、“Ｌ”レベルと呼ぶ）と
なっているため、ノードＮＡがＭＯＳ容量Ｃ２に蓄積さ
れた電荷によって昇圧されＶＣＣ＋Ｖt ＋αのレベルに
なり、ＮＭＯＳ３が導通（以下、オンと呼ぶ）し、出力
端子ＶＯＵＴは、電源電位ＶＣＣのレベルまでプリチャ
ージされている。入力端子ＶＩＮが“Ｌ”レベルからハ
イレベル（以下、“Ｈ”レベルと呼ぶ）に変化すると、
インバータ２の出力は“Ｌ”レベルから“Ｈ”レベルに
変化し、ＭＯＳ容量Ｃ１に蓄積された正の電荷により出
力端子ＶＯＵＴは昇圧され、ＶＣＣ＋Ｖｔ＋αのレベル
に変化する。この時、ノードＮＡは、インバータ１の出
力が“Ｈ”レベルから“Ｌ”レベルに変化するため、Ｍ
ＯＳ容量Ｃ２によって引き下げられてＶＣＣ−Ｖｔ以下
のレベルとなり、ＮＭＯＳ４がオンして、ノードＮＡの
レベルはＶＣＣ−Ｖｔレベルまでプリチャージされる。
ための図である。以下、これらの図を参照しつつ図２の
昇圧回路の動作を説明する。初期状態において、入力端
子ＶＩＮがローレベル（以下、“Ｌ”レベルと呼ぶ）と
なっているため、ノードＮＡがＭＯＳ容量Ｃ２に蓄積さ
れた電荷によって昇圧されＶＣＣ＋Ｖt ＋αのレベルに
なり、ＮＭＯＳ３が導通（以下、オンと呼ぶ）し、出力
端子ＶＯＵＴは、電源電位ＶＣＣのレベルまでプリチャ
ージされている。入力端子ＶＩＮが“Ｌ”レベルからハ
イレベル（以下、“Ｈ”レベルと呼ぶ）に変化すると、
インバータ２の出力は“Ｌ”レベルから“Ｈ”レベルに
変化し、ＭＯＳ容量Ｃ１に蓄積された正の電荷により出
力端子ＶＯＵＴは昇圧され、ＶＣＣ＋Ｖｔ＋αのレベル
に変化する。この時、ノードＮＡは、インバータ１の出
力が“Ｈ”レベルから“Ｌ”レベルに変化するため、Ｍ
ＯＳ容量Ｃ２によって引き下げられてＶＣＣ−Ｖｔ以下
のレベルとなり、ＮＭＯＳ４がオンして、ノードＮＡの
レベルはＶＣＣ−Ｖｔレベルまでプリチャージされる。
【０００４】次に、入力端子ＶＩＮが“Ｈ”レベルから
“Ｌ”レベルに変化するとインバータ２の出力が“Ｈ”
レベルから“Ｌ”レベルに変化し、出力端子ＶＯＵＴ
は、ＭＯＳ容量Ｃ１によって引き下げられて電源電位Ｖ
ＣＣ以下のレベルになる。この時、ノードＮＡはインバ
ータ１の出力が“Ｌ”レベルから“Ｈ”レベルに変化す
るため、ＭＯＳ容量Ｃ２によってＶＣＣ−Ｖｔレベルか
ら昇圧されてＶＣＣ＋Ｖｔ＋αに達して、ＮＭＯＳ３が
オンし、出力端子ＶＯＵＴは、電源電位ＶＣＣレベルま
でプリチャージされる。その時、ＮＭＯＳ４は非導通
（以下、オフと呼ぶ）になっている。この昇圧回路にお
けるＮＭＯＳ４及びＭＯＳ容量Ｃ２の役割は、出力端子
ＶＯＵＴがＶＣＣレベル以下に引き下げられた時、出力
端子ＶＯＵＴをＶＣＣレベルにまでプリチャージするた
めに、ＮＭＯＳ３のゲートをＶＣＣ＋Ｖｔ以上に昇圧す
ることにある。出力端子ＶＯＵＴを電源電位ＶＣＣレベ
ルにまでプリチャージしておかないと出力端子ＶＯＵＴ
の初期レベルが低いため、昇圧レベルも低くなり希望の
レベルまで達しない危険性があるからである。
“Ｌ”レベルに変化するとインバータ２の出力が“Ｈ”
レベルから“Ｌ”レベルに変化し、出力端子ＶＯＵＴ
は、ＭＯＳ容量Ｃ１によって引き下げられて電源電位Ｖ
ＣＣ以下のレベルになる。この時、ノードＮＡはインバ
ータ１の出力が“Ｌ”レベルから“Ｈ”レベルに変化す
るため、ＭＯＳ容量Ｃ２によってＶＣＣ−Ｖｔレベルか
ら昇圧されてＶＣＣ＋Ｖｔ＋αに達して、ＮＭＯＳ３が
オンし、出力端子ＶＯＵＴは、電源電位ＶＣＣレベルま
でプリチャージされる。その時、ＮＭＯＳ４は非導通
（以下、オフと呼ぶ）になっている。この昇圧回路にお
けるＮＭＯＳ４及びＭＯＳ容量Ｃ２の役割は、出力端子
ＶＯＵＴがＶＣＣレベル以下に引き下げられた時、出力
端子ＶＯＵＴをＶＣＣレベルにまでプリチャージするた
めに、ＮＭＯＳ３のゲートをＶＣＣ＋Ｖｔ以上に昇圧す
ることにある。出力端子ＶＯＵＴを電源電位ＶＣＣレベ
ルにまでプリチャージしておかないと出力端子ＶＯＵＴ
の初期レベルが低いため、昇圧レベルも低くなり希望の
レベルまで達しない危険性があるからである。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
昇圧回路においては、次のような課題があった。電源電
位ＶＣＣのレベルが低くなってくると、信号振幅が小さ
くなるため、その振幅に比例してレベルが決まる昇圧レ
ベルは段々低くなってくる。そのため、図２の昇圧回路
では、電源電位ＶＣＣが低くなるとインバータ１の出力
の振幅が小さくなり、ノードＮＡの初期レベルがＶＣＣ
−Ｖｔレベルからでは十分昇圧されず、希望のＶＣＣ＋
Ｖｔ＋αレベルにまで達しなくなってしまう。そうなる
と、出力端子ＶＯＵＴの初期レベルがＶＣＣレベルにま
でプリチャージされず、インバータ２の振幅も小さくな
っているため、出力端子ＶＯＵＴの昇圧レベルまで低く
なってしまうという問題点がある。この問題を解決する
ために、ＮＭＯＳ４のゲートの電圧を制御して、ノード
ＮＡの初期レベルをＶＣＣレベルまでプリチャージして
やればよいのであるが、ＮＭＯＳ４のゲートにＶＣＣ＋
Ｖｔ以上のレベルが必要となるため、回路が複雑になっ
てしまう。図３は、そのような複雑な昇圧回路の例を示
す回路図である。この複雑な回路では、４個のＭＯＳ容
量Ｃ１〜Ｃ４を有し、ＭＯＳ容量Ｃ１〜Ｃ４の各ゲート
には出力端子ＶＯＵＴ、ＮＭＯＳ４，７，８の各ゲート
及びＮＭＯＳ３，４，７，８の各ソースが接続されてい
る。このように、複雑な回路では、ＭＯＳ容量Ｃ１〜Ｃ
４とＮＭＯＳ３，４，７，８を多段に設けることによっ
て、ノードＮＡの初期レベルをＶＣＣレベルまでプリチ
ャージするものである。
昇圧回路においては、次のような課題があった。電源電
位ＶＣＣのレベルが低くなってくると、信号振幅が小さ
くなるため、その振幅に比例してレベルが決まる昇圧レ
ベルは段々低くなってくる。そのため、図２の昇圧回路
では、電源電位ＶＣＣが低くなるとインバータ１の出力
の振幅が小さくなり、ノードＮＡの初期レベルがＶＣＣ
−Ｖｔレベルからでは十分昇圧されず、希望のＶＣＣ＋
Ｖｔ＋αレベルにまで達しなくなってしまう。そうなる
と、出力端子ＶＯＵＴの初期レベルがＶＣＣレベルにま
でプリチャージされず、インバータ２の振幅も小さくな
っているため、出力端子ＶＯＵＴの昇圧レベルまで低く
なってしまうという問題点がある。この問題を解決する
ために、ＮＭＯＳ４のゲートの電圧を制御して、ノード
ＮＡの初期レベルをＶＣＣレベルまでプリチャージして
やればよいのであるが、ＮＭＯＳ４のゲートにＶＣＣ＋
Ｖｔ以上のレベルが必要となるため、回路が複雑になっ
てしまう。図３は、そのような複雑な昇圧回路の例を示
す回路図である。この複雑な回路では、４個のＭＯＳ容
量Ｃ１〜Ｃ４を有し、ＭＯＳ容量Ｃ１〜Ｃ４の各ゲート
には出力端子ＶＯＵＴ、ＮＭＯＳ４，７，８の各ゲート
及びＮＭＯＳ３，４，７，８の各ソースが接続されてい
る。このように、複雑な回路では、ＭＯＳ容量Ｃ１〜Ｃ
４とＮＭＯＳ３，４，７，８を多段に設けることによっ
て、ノードＮＡの初期レベルをＶＣＣレベルまでプリチ
ャージするものである。
【０００６】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、正の電荷を保持する第１の電極と、
第１の入力信号を入力する第２の電極とを有し、前記第
１の電極のレベルを昇圧する第１の昇圧用容量と、前記
第１の入力信号の立ち下がりよりも遅れて立ち上がる前
記第１の入力信号の逆相の第２の入力信号を出力する制
御回路と、正の電荷を保持する第１の電極と、前記制御
回路より出力される第２の入力信号を入力し、前記第１
の電極のレベルを昇圧する第２の昇圧用容量と、「前記
第２の昇圧用容量の第１の電極に接続され前記第１の入
力信号がハイレベル時に非導通状態、ローレベル時に導
通状態となるように導通を制御する制御電極と、電源電
位に接続された第１の電極と、前記第１の昇圧用容量の
第１の電極に接続された第２の電極とを有する第１のス
イッチ手段と」、前記第１の昇圧用容量の第１の電極に
接続され前記第１のスイッチ手段と相補的に導通を制御
する制御電極と、前記電源電位に接続された第１の電極
と、前記第２の昇圧用容量の第１の電極に接続された第
２の電極とを有する第２のスイッチ手段と、前記第１の
昇圧用容量の第１の電極に接続された出力端子とを、備
えている。
を解決するために、正の電荷を保持する第１の電極と、
第１の入力信号を入力する第２の電極とを有し、前記第
１の電極のレベルを昇圧する第１の昇圧用容量と、前記
第１の入力信号の立ち下がりよりも遅れて立ち上がる前
記第１の入力信号の逆相の第２の入力信号を出力する制
御回路と、正の電荷を保持する第１の電極と、前記制御
回路より出力される第２の入力信号を入力し、前記第１
の電極のレベルを昇圧する第２の昇圧用容量と、「前記
第２の昇圧用容量の第１の電極に接続され前記第１の入
力信号がハイレベル時に非導通状態、ローレベル時に導
通状態となるように導通を制御する制御電極と、電源電
位に接続された第１の電極と、前記第１の昇圧用容量の
第１の電極に接続された第２の電極とを有する第１のス
イッチ手段と」、前記第１の昇圧用容量の第１の電極に
接続され前記第１のスイッチ手段と相補的に導通を制御
する制御電極と、前記電源電位に接続された第１の電極
と、前記第２の昇圧用容量の第１の電極に接続された第
２の電極とを有する第２のスイッチ手段と、前記第１の
昇圧用容量の第１の電極に接続された出力端子とを、備
えている。
【０００７】第２の発明は、正の電荷を保持する第１の
電極と、第１の入力信号を入力する第２の電極とを有
し、前記第１の電極のレベルを昇圧する第１の昇圧用容
量と、正の電荷を保持する第１の電極と、前記第１の入
力信号の逆相の第２の入力信号を入力し、前記第１の電
極のレベルを昇圧する第２の昇圧用容量と、「前記第２
の昇圧用容量の第１の電極に接続され前記第１の入力信
号がハイレベル時に非導通状態、ローレベル時に導通状
態となるように導通を制御する制御電極と、電源電位に
接続された第１の電極と、前記第１の昇圧用容量の第１
の電極に接続された第２の電極とを有する第１のスイッ
チ手段と」、「前記第１の昇圧用容量の第１の電極に接
続された第１の電極と、前記第１の昇圧用容量の第１の
電極に接続された第２の電極とを有し、前記第２の入力
信号がハイレベルの時に非導通状態、ローレベルの時に
導通状態となる第２のスイッチ手段と」、前記第１の昇
圧用容量の第１の電極に接続され該第１の電極の電圧を
一定以下に保持するクランプ回路と、前記第１の昇圧用
容量の第１の電極に接続された出力端子とを、備えてい
る。
電極と、第１の入力信号を入力する第２の電極とを有
し、前記第１の電極のレベルを昇圧する第１の昇圧用容
量と、正の電荷を保持する第１の電極と、前記第１の入
力信号の逆相の第２の入力信号を入力し、前記第１の電
極のレベルを昇圧する第２の昇圧用容量と、「前記第２
の昇圧用容量の第１の電極に接続され前記第１の入力信
号がハイレベル時に非導通状態、ローレベル時に導通状
態となるように導通を制御する制御電極と、電源電位に
接続された第１の電極と、前記第１の昇圧用容量の第１
の電極に接続された第２の電極とを有する第１のスイッ
チ手段と」、「前記第１の昇圧用容量の第１の電極に接
続された第１の電極と、前記第１の昇圧用容量の第１の
電極に接続された第２の電極とを有し、前記第２の入力
信号がハイレベルの時に非導通状態、ローレベルの時に
導通状態となる第２のスイッチ手段と」、前記第１の昇
圧用容量の第１の電極に接続され該第１の電極の電圧を
一定以下に保持するクランプ回路と、前記第１の昇圧用
容量の第１の電極に接続された出力端子とを、備えてい
る。
【０００８】
【作用】第１の発明によれば、以上のように昇圧回路を
構成したので、第１の入力信号が“Ｈ”レベルの時、第
２の入力信号は“Ｌ”レベルとなり、第２の昇圧用容量
によって第２のスイッチ手段の第２の電極の電位が下が
るが、第２のスイッチ手段の制御電極に第１の昇圧用容
量によって昇圧されたレベルが入力され、第２のスイッ
チ手段が導通し、第２のスイッチ手段の第２の電極の電
位が、電源電位にまで上昇する。第１の入力信号が
“Ｈ”レベルから“Ｌ”レベルに変化した時、制御回路
は、第１の入力信号の立ち下がりよりも遅れて第２の入
力信号を“Ｌ”レベルから“Ｈ”レベルに変化させ、第
２のスイッチ手段を非導通状態にした後、第２の昇圧用
容量を昇圧して、第２の昇圧用容量の第１の電極に保持
された電荷が電源電位に抜けることを防止する。第２の
発明によれば、第１の入力信号が“Ｈ”レベルの時、出
力端子は第１の昇圧用容量によって昇圧され、第２の入
力信号は“Ｌ”レベルとなり、第２の昇圧用容量によっ
て第２のスイッチ手段の電位が下がるが、第２のスイッ
チ手段が導通して、第２のスイッチ手段の第２の電極の
電位が、その第１の電極にかけられた昇圧レベルの電位
よりも一定の電位だけ低い電位にまで上昇する。この
時、昇圧レベルが高すぎると、クランプ回路により一定
の電圧に保持して、第２のスイッチ手段の第１の電極の
電位が、第２のスイッチ手段が導通する電位以下の電位
に保持される。つまり、昇圧時、昇圧レベルが上がり過
ぎても、第１のスイッチ手段が導通状態にはならず、出
力端子に保持された電荷が電源電位に抜けるようなこと
はない。従って、前記課題を解決できるのである。
構成したので、第１の入力信号が“Ｈ”レベルの時、第
２の入力信号は“Ｌ”レベルとなり、第２の昇圧用容量
によって第２のスイッチ手段の第２の電極の電位が下が
るが、第２のスイッチ手段の制御電極に第１の昇圧用容
量によって昇圧されたレベルが入力され、第２のスイッ
チ手段が導通し、第２のスイッチ手段の第２の電極の電
位が、電源電位にまで上昇する。第１の入力信号が
“Ｈ”レベルから“Ｌ”レベルに変化した時、制御回路
は、第１の入力信号の立ち下がりよりも遅れて第２の入
力信号を“Ｌ”レベルから“Ｈ”レベルに変化させ、第
２のスイッチ手段を非導通状態にした後、第２の昇圧用
容量を昇圧して、第２の昇圧用容量の第１の電極に保持
された電荷が電源電位に抜けることを防止する。第２の
発明によれば、第１の入力信号が“Ｈ”レベルの時、出
力端子は第１の昇圧用容量によって昇圧され、第２の入
力信号は“Ｌ”レベルとなり、第２の昇圧用容量によっ
て第２のスイッチ手段の電位が下がるが、第２のスイッ
チ手段が導通して、第２のスイッチ手段の第２の電極の
電位が、その第１の電極にかけられた昇圧レベルの電位
よりも一定の電位だけ低い電位にまで上昇する。この
時、昇圧レベルが高すぎると、クランプ回路により一定
の電圧に保持して、第２のスイッチ手段の第１の電極の
電位が、第２のスイッチ手段が導通する電位以下の電位
に保持される。つまり、昇圧時、昇圧レベルが上がり過
ぎても、第１のスイッチ手段が導通状態にはならず、出
力端子に保持された電荷が電源電位に抜けるようなこと
はない。従って、前記課題を解決できるのである。
【０００９】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示す昇圧回路の回路図
であり、図２の従来の昇圧回路と同様の要素には同一の
符号を付している。本第１の実施例の昇圧回路が従来の
昇圧回路と異なる点は、第１の昇圧用容量としてのＭＯ
Ｓ容量Ｃ１の第２の電極であるソースとドレインに入力
する第１の入力信号の立ち下がりよりも遅れて立ち上が
る第１の入力信号の逆相の第２の入力信号を出力する制
御回路１０を設け、この制御回路１０の出力を第２の昇
圧用容量であるＭＯＳ容量Ｃ２の第２の電極であるソー
スとドレインに入力するようにし、第２のスイッチ手段
としてのＮＭＯＳ１４の制御電極としてのゲートと第１
のスイッチ手段としてのＮＭＯＳ３の第２の電極として
のソースを接続するようにしたことである。この昇圧回
路は、制御回路１０を有している。制御回路１０は、入
力端子ＶＩＮに接続されたインバータ１１、インバータ
１１の出力側に接続されたインバータ１２、及び入力端
子ＶＩＮとインバータ１２の出力側に接続された２入力
のＮＯＲゲート１３とを有している。ＮＯＲゲート１３
の出力側には、ＭＯＳ容量Ｃ２の第２の電極であるソー
スとドレインが接続されている。第１の昇圧用容量とし
てのＭＯＳ容量Ｃ１の第１の電極としてのゲートには、
ＮＭＯＳ１４の制御電極としてのゲートが接続され、Ｎ
ＭＯＳ１４の第１の電極としてのドレインには電源電位
ＶＣＣが接続されている。
であり、図２の従来の昇圧回路と同様の要素には同一の
符号を付している。本第１の実施例の昇圧回路が従来の
昇圧回路と異なる点は、第１の昇圧用容量としてのＭＯ
Ｓ容量Ｃ１の第２の電極であるソースとドレインに入力
する第１の入力信号の立ち下がりよりも遅れて立ち上が
る第１の入力信号の逆相の第２の入力信号を出力する制
御回路１０を設け、この制御回路１０の出力を第２の昇
圧用容量であるＭＯＳ容量Ｃ２の第２の電極であるソー
スとドレインに入力するようにし、第２のスイッチ手段
としてのＮＭＯＳ１４の制御電極としてのゲートと第１
のスイッチ手段としてのＮＭＯＳ３の第２の電極として
のソースを接続するようにしたことである。この昇圧回
路は、制御回路１０を有している。制御回路１０は、入
力端子ＶＩＮに接続されたインバータ１１、インバータ
１１の出力側に接続されたインバータ１２、及び入力端
子ＶＩＮとインバータ１２の出力側に接続された２入力
のＮＯＲゲート１３とを有している。ＮＯＲゲート１３
の出力側には、ＭＯＳ容量Ｃ２の第２の電極であるソー
スとドレインが接続されている。第１の昇圧用容量とし
てのＭＯＳ容量Ｃ１の第１の電極としてのゲートには、
ＮＭＯＳ１４の制御電極としてのゲートが接続され、Ｎ
ＭＯＳ１４の第１の電極としてのドレインには電源電位
ＶＣＣが接続されている。
【００１０】図５は、図１の昇圧回路の動作を説明する
ための図である。以下、この図を参照しつつ図１の昇圧
回路の動作の説明をする。初期状態において、入力端子
ＶＩＮが“Ｌ”レベルとなっているため、ノードＮＡが
ＭＯＳ容量Ｃ２によって昇圧されＶＣＣ＋Ｖｔ＋αのレ
ベルになり、ＮＭＯＳ３はオンし、出力端子ＶＯＵＴ
は、電源電位ＶＣＣレベルにまでプリチャージされてい
る。入力端子ＶＩＮが“Ｌ”レベルから“Ｈ”レベルに
変化すると、インバータ２の出力は“Ｌ”レベルから
“Ｈ”レベルに変化し、ＭＯＳ容量Ｃ１のゲートにチャ
ージされていた正の電荷により出力端子ＶＯＵＴは昇圧
されＶＣＣ＋Ｖｔ＋αのレベルに達する。この時、制御
回路１０の出力が“Ｈ”レベルから“Ｌ”レベルに変化
するため、ノードＮＡの電圧は、ＭＯＳ容量Ｃ２により
ＶＣＣ−Ｖｔ以下のレベルまで引き下げられるが、ＮＭ
ＯＳ１４のゲートにはＶＣＣ＋Ｖｔ＋αレベルにまで昇
圧された出力端子ＶＯＵＴの電圧がかけられ、ＮＭＯＳ
１４がオンし、ノードＮＡは電源電位ＶＣＣレベルまで
プリチャージされる。
ための図である。以下、この図を参照しつつ図１の昇圧
回路の動作の説明をする。初期状態において、入力端子
ＶＩＮが“Ｌ”レベルとなっているため、ノードＮＡが
ＭＯＳ容量Ｃ２によって昇圧されＶＣＣ＋Ｖｔ＋αのレ
ベルになり、ＮＭＯＳ３はオンし、出力端子ＶＯＵＴ
は、電源電位ＶＣＣレベルにまでプリチャージされてい
る。入力端子ＶＩＮが“Ｌ”レベルから“Ｈ”レベルに
変化すると、インバータ２の出力は“Ｌ”レベルから
“Ｈ”レベルに変化し、ＭＯＳ容量Ｃ１のゲートにチャ
ージされていた正の電荷により出力端子ＶＯＵＴは昇圧
されＶＣＣ＋Ｖｔ＋αのレベルに達する。この時、制御
回路１０の出力が“Ｈ”レベルから“Ｌ”レベルに変化
するため、ノードＮＡの電圧は、ＭＯＳ容量Ｃ２により
ＶＣＣ−Ｖｔ以下のレベルまで引き下げられるが、ＮＭ
ＯＳ１４のゲートにはＶＣＣ＋Ｖｔ＋αレベルにまで昇
圧された出力端子ＶＯＵＴの電圧がかけられ、ＮＭＯＳ
１４がオンし、ノードＮＡは電源電位ＶＣＣレベルまで
プリチャージされる。
【００１１】次に、入力端子ＶＩＮが“Ｈ”レベルから
“Ｌ”レベルに変化すると、インバータ２の出力が
“Ｈ”レベルから“Ｌ”レベルに変化し、出力端子ＶＯ
ＵＴはＭＯＳ容量Ｃ１によって引き下げられて電源電位
ＶＣＣ以下のレベルになり、ＮＭＯＳ１４はオフする。
インバータ１１，１２は、インバータ１，２と同等の遅
延時間を有するので、制御回路１０の出力は、インバー
タ２の出力が“Ｈ”レベルから“Ｌ”レベルに変化した
後、“Ｌ”レベルから“Ｈ”レベルに変化する。そし
て、ノードＮＡのレベルは、ＭＯＳ容量Ｃ２によって電
源電位ＶＣＣレベルからＶＣＣ＋Ｖｔ＋αのレベルに達
する。それにより、ＮＭＯＳ３がオンし、出力端子ＶＯ
ＵＴは、電源電位ＶＣＣレベルにまでプリチャージされ
る。ここで、制御回路１０の出力を少し遅らせているの
は、出力端子ＶＯＵＴの昇圧レベルが下がり、ＮＭＯＳ
１４がオフしてからでないとノードＮＡの電荷がＮＭＯ
Ｓ１４を通して電源電位ＶＣＣに抜けてしまうからであ
る。以上のように、本第１の実施例の昇圧回路では、以
下の利点がある。 （ａ） ノードＮＡのプリチャージレベルを、昇圧ノー
ドのレベルを使って電源電位ＶＣＣにすることにより、
低電源電圧下でもノードＮＡの昇圧レベルを十分確保す
ることができる。それにより、出力端子ＶＯＵＴのプリ
チャージレベルも十分確保することができ、出力端子Ｖ
ＯＵＴの十分な昇圧が可能となる。 （ｂ） ノードＮＡのプリチャージに出力端子ＶＯＵＴ
自身のレベルを使っているので、ノードＮＡを電源電位
ＶＣＣレベルにするための複雑な回路が不用となる。
“Ｌ”レベルに変化すると、インバータ２の出力が
“Ｈ”レベルから“Ｌ”レベルに変化し、出力端子ＶＯ
ＵＴはＭＯＳ容量Ｃ１によって引き下げられて電源電位
ＶＣＣ以下のレベルになり、ＮＭＯＳ１４はオフする。
インバータ１１，１２は、インバータ１，２と同等の遅
延時間を有するので、制御回路１０の出力は、インバー
タ２の出力が“Ｈ”レベルから“Ｌ”レベルに変化した
後、“Ｌ”レベルから“Ｈ”レベルに変化する。そし
て、ノードＮＡのレベルは、ＭＯＳ容量Ｃ２によって電
源電位ＶＣＣレベルからＶＣＣ＋Ｖｔ＋αのレベルに達
する。それにより、ＮＭＯＳ３がオンし、出力端子ＶＯ
ＵＴは、電源電位ＶＣＣレベルにまでプリチャージされ
る。ここで、制御回路１０の出力を少し遅らせているの
は、出力端子ＶＯＵＴの昇圧レベルが下がり、ＮＭＯＳ
１４がオフしてからでないとノードＮＡの電荷がＮＭＯ
Ｓ１４を通して電源電位ＶＣＣに抜けてしまうからであ
る。以上のように、本第１の実施例の昇圧回路では、以
下の利点がある。 （ａ） ノードＮＡのプリチャージレベルを、昇圧ノー
ドのレベルを使って電源電位ＶＣＣにすることにより、
低電源電圧下でもノードＮＡの昇圧レベルを十分確保す
ることができる。それにより、出力端子ＶＯＵＴのプリ
チャージレベルも十分確保することができ、出力端子Ｖ
ＯＵＴの十分な昇圧が可能となる。 （ｂ） ノードＮＡのプリチャージに出力端子ＶＯＵＴ
自身のレベルを使っているので、ノードＮＡを電源電位
ＶＣＣレベルにするための複雑な回路が不用となる。
【００１２】第２の実施例 図６は第２の実施例を示す昇圧回路の回路図であり、図
２の従来の昇圧回路と同様の要素には同一の符号を付し
ている。本第２の実施例の昇圧回路が従来の昇圧回路と
異なる点は、出力端子ＶＯＵＴを第２のスイッチ手段と
してのＮＭＯＳ４の第１の電極としてのドレインに接続
するようにし、さらに第１の昇圧用容量としてのＭＯＳ
容量Ｃ１の第１の電極に接続され、この第１の電極の電
圧を一定以下に保持するクランプ回路２０を設けたこと
である。本第２の実施例の昇圧回路は、出力端子ＶＯＵ
Ｔに接続されたクランプ回路２０を有している。このク
ランプ回路２０では、２つのダイオード接続されたＮＭ
ＯＳ２１とＮＭＯＳ２２が直列に接続されている。ＮＭ
ＯＳ２１は出力端子ＶＯＵＴに接続され、ＮＭＯＳ２２
は電源電位ＶＣＣに接続されている。インバータ２の出
力信号は、ＭＯＳ容量Ｃ１への第１の入力信号であり、
インバータ１の出力信号は、この第１の入力信号の逆相
の第２の入力信号である。
２の従来の昇圧回路と同様の要素には同一の符号を付し
ている。本第２の実施例の昇圧回路が従来の昇圧回路と
異なる点は、出力端子ＶＯＵＴを第２のスイッチ手段と
してのＮＭＯＳ４の第１の電極としてのドレインに接続
するようにし、さらに第１の昇圧用容量としてのＭＯＳ
容量Ｃ１の第１の電極に接続され、この第１の電極の電
圧を一定以下に保持するクランプ回路２０を設けたこと
である。本第２の実施例の昇圧回路は、出力端子ＶＯＵ
Ｔに接続されたクランプ回路２０を有している。このク
ランプ回路２０では、２つのダイオード接続されたＮＭ
ＯＳ２１とＮＭＯＳ２２が直列に接続されている。ＮＭ
ＯＳ２１は出力端子ＶＯＵＴに接続され、ＮＭＯＳ２２
は電源電位ＶＣＣに接続されている。インバータ２の出
力信号は、ＭＯＳ容量Ｃ１への第１の入力信号であり、
インバータ１の出力信号は、この第１の入力信号の逆相
の第２の入力信号である。
【００１３】図７は、図６の昇圧回路の動作を説明する
ための図である。以下、この図を参照しつつ図７の昇圧
回路の動作の説明をする。初期状態において、入力端子
ＶＩＮが“Ｌ”レベルとなっているため、ノードＮＡが
ＭＯＳ容量Ｃ２によって昇圧されＶＣＣ＋Ｖｔ＋αのレ
ベルになり、ＮＭＯＳ３はオンし、出力端子ＶＯＵＴ
は、電源電位ＶＣＣレベルにまでプリチャージされてい
る。入力端子ＶＩＮが“Ｌ”レベルから“Ｈ”レベルに
変化すると、インバータ２の出力は“Ｌ”レベルから
“Ｈ”レベルに変化し、ＭＯＳ容量Ｃ１にチャージされ
ていた電荷により出力端子ＶＯＵＴは昇圧されＶＣＣ＋
Ｖｔ＋αのレベルに達する。この時、インバータ１の出
力が“Ｈ”レベルから“Ｌ”レベルに変化するため、ノ
ードＮＡのレベルは、ＭＯＳ容量Ｃ１によってＶＣＣ−
Ｖｔ以下のレベルまで引き下げられるが、ＮＭＯＳ４の
ドレインにはＶＣＣ＋Ｖｔ＋αレベルにまで昇圧された
電圧がかけられているので、ＮＭＯＳ４がオンし、その
順方向電圧Ｖｔだけ低いレベル、つまりＶＣＣ＋αレベ
ルまでプリチャージされる。
ための図である。以下、この図を参照しつつ図７の昇圧
回路の動作の説明をする。初期状態において、入力端子
ＶＩＮが“Ｌ”レベルとなっているため、ノードＮＡが
ＭＯＳ容量Ｃ２によって昇圧されＶＣＣ＋Ｖｔ＋αのレ
ベルになり、ＮＭＯＳ３はオンし、出力端子ＶＯＵＴ
は、電源電位ＶＣＣレベルにまでプリチャージされてい
る。入力端子ＶＩＮが“Ｌ”レベルから“Ｈ”レベルに
変化すると、インバータ２の出力は“Ｌ”レベルから
“Ｈ”レベルに変化し、ＭＯＳ容量Ｃ１にチャージされ
ていた電荷により出力端子ＶＯＵＴは昇圧されＶＣＣ＋
Ｖｔ＋αのレベルに達する。この時、インバータ１の出
力が“Ｈ”レベルから“Ｌ”レベルに変化するため、ノ
ードＮＡのレベルは、ＭＯＳ容量Ｃ１によってＶＣＣ−
Ｖｔ以下のレベルまで引き下げられるが、ＮＭＯＳ４の
ドレインにはＶＣＣ＋Ｖｔ＋αレベルにまで昇圧された
電圧がかけられているので、ＮＭＯＳ４がオンし、その
順方向電圧Ｖｔだけ低いレベル、つまりＶＣＣ＋αレベ
ルまでプリチャージされる。
【００１４】次に、入力端子ＶＩＮが“Ｈ”レベルから
“Ｌ”レベルに変化するとインバータ２の出力が“Ｈ”
レベルから“Ｌ”レベルに変化し、出力端子ＶＯＵＴは
ＭＯＳ容量Ｃ２によって引き下げられて電源電位ＶＣＣ
以下のレベルになる。この時、インバータ１の出力が
“Ｌ”レベルから“Ｈ”レベルに変化するため、ノード
ＮＡはＭＯＳ容量Ｃ２によってＶＣＣ＋αレベルから昇
圧されてＶＣＣ＋Ｖｔ＋αに達する。それにより、ＮＭ
ＯＳ３がオンし、出力端子ＶＯＵＴは電源電位ＶＣＣレ
ベルにまでプリチャージされる。クランプ回路２０は、
出力端子ＶＯＵＴの昇圧レベルが上がり過ぎるのを抑え
るための回路である。以下、クランプ回路２０の動作を
説明する。出力端子ＶＯＵＴの昇圧レベルが上がり過ぎ
てＶＣＣ＋２Ｖｔ以上になると、ＮＭＯＳ２１及びＮＭ
ＯＳ２２のゲートとソース間の電圧Ｖgsが共に順方向電
圧Ｖｔ以上になるため、ＮＭＯＳ２１とＮＭＯＳ２２が
共にオンする。すると、出力端子ＶＯＵＴの出力ノード
から電源電位ＶＣＣに電流が流れて、出力端子ＶＯＵＴ
の電位が電源電位ＶＣＣよりも一定の電位だけ高い電位
ＶＣＣ＋Ｖｔ＋αになり、出力ノードの電位がＶＣＣ＋
２Ｖｔ以上にならない。その結果、ノードＮＡはＶＣＣ
＋αに下がり、ＮＭＯＳ３はオフ状態となり、出力端子
ＶＯＵＴの電位の昇圧レベルは、一定の電圧ＶＣＣ＋Ｖ
ｔ＋αに保持され、出力端子ＶＯＵＴの電荷がＮＭＯＳ
３を通して電源電位ＶＣＣに抜けてしまうのを防止す
る。
“Ｌ”レベルに変化するとインバータ２の出力が“Ｈ”
レベルから“Ｌ”レベルに変化し、出力端子ＶＯＵＴは
ＭＯＳ容量Ｃ２によって引き下げられて電源電位ＶＣＣ
以下のレベルになる。この時、インバータ１の出力が
“Ｌ”レベルから“Ｈ”レベルに変化するため、ノード
ＮＡはＭＯＳ容量Ｃ２によってＶＣＣ＋αレベルから昇
圧されてＶＣＣ＋Ｖｔ＋αに達する。それにより、ＮＭ
ＯＳ３がオンし、出力端子ＶＯＵＴは電源電位ＶＣＣレ
ベルにまでプリチャージされる。クランプ回路２０は、
出力端子ＶＯＵＴの昇圧レベルが上がり過ぎるのを抑え
るための回路である。以下、クランプ回路２０の動作を
説明する。出力端子ＶＯＵＴの昇圧レベルが上がり過ぎ
てＶＣＣ＋２Ｖｔ以上になると、ＮＭＯＳ２１及びＮＭ
ＯＳ２２のゲートとソース間の電圧Ｖgsが共に順方向電
圧Ｖｔ以上になるため、ＮＭＯＳ２１とＮＭＯＳ２２が
共にオンする。すると、出力端子ＶＯＵＴの出力ノード
から電源電位ＶＣＣに電流が流れて、出力端子ＶＯＵＴ
の電位が電源電位ＶＣＣよりも一定の電位だけ高い電位
ＶＣＣ＋Ｖｔ＋αになり、出力ノードの電位がＶＣＣ＋
２Ｖｔ以上にならない。その結果、ノードＮＡはＶＣＣ
＋αに下がり、ＮＭＯＳ３はオフ状態となり、出力端子
ＶＯＵＴの電位の昇圧レベルは、一定の電圧ＶＣＣ＋Ｖ
ｔ＋αに保持され、出力端子ＶＯＵＴの電荷がＮＭＯＳ
３を通して電源電位ＶＣＣに抜けてしまうのを防止す
る。
【００１５】以上のように、本第１の実施例の昇圧回路
では、以下の利点がある。 （ａ） ノードＮＡのプリチャージレベルを昇圧を出力
端子ＶＯＵＴ自身の昇圧レベルから供給するようにして
いるため、ノードＡを電源電位ＶＣＣレベル以上から昇
圧することができるため、低電源電圧下でもノードＮＡ
の昇圧を第１の実施例に比べてより確実にすることがで
きる。 （ｂ） 第１の実施例のような制御回路１０が不用とな
り、より簡単なクランプ回路２０を用いるだけなので、
より簡単な回路で実現することができる。なお、本発明
は、上記実施例に限定されず種々の変形が可能である。
その変形例としては、例えば次のようなものがある。 （１） 図６中のＮＭＯＳ４は、ＰＮ接合のダイオード
であってもよい。 （２） 図１、図６中のＮＭＯＳ３、ＮＭＯＳ１４，Ｎ
ＭＯＳ４はバイポーラトランジスタであってもよい。
では、以下の利点がある。 （ａ） ノードＮＡのプリチャージレベルを昇圧を出力
端子ＶＯＵＴ自身の昇圧レベルから供給するようにして
いるため、ノードＡを電源電位ＶＣＣレベル以上から昇
圧することができるため、低電源電圧下でもノードＮＡ
の昇圧を第１の実施例に比べてより確実にすることがで
きる。 （ｂ） 第１の実施例のような制御回路１０が不用とな
り、より簡単なクランプ回路２０を用いるだけなので、
より簡単な回路で実現することができる。なお、本発明
は、上記実施例に限定されず種々の変形が可能である。
その変形例としては、例えば次のようなものがある。 （１） 図６中のＮＭＯＳ４は、ＰＮ接合のダイオード
であってもよい。 （２） 図１、図６中のＮＭＯＳ３、ＮＭＯＳ１４，Ｎ
ＭＯＳ４はバイポーラトランジスタであってもよい。
【００１６】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、第１の昇圧用容量に入力される第１の入力信
号の立ち下がりよりも遅れて立ち上がる第１の入力信号
の逆相の第２の入力信号を出力する制御回路と、第２の
昇圧用容量の第１の電極に接続され第１の入力信号がハ
イレベル時に非導通状態、ローレベル時に導通状態とな
るように導通を制御する制御電極と、電源電位に接続さ
れた第１の電極と、第１の昇圧用容量の第１の電極に接
続された第２の電極とを有する第１のスイッチ手段と、
第１の昇圧用容量の第１の電極に接続され第１のスイッ
チ手段と相補的に導通を制御する制御電極と、電源電位
に接続された第１の電極と、第１の昇圧用容量の第１の
電極に接続された第２の電極とを有する第２のスイッチ
手段とを設けたので、電源電位のレベルから確実に昇圧
でき、電源電位のレベルが低い時でも容易に昇圧でき
る。第２の発明によれば、第１の昇圧用容量と、第２の
昇圧用容量と、第２の昇圧用容量の第１の電極に接続さ
れ第１の入力信号がハイレベル時に非導通状態、ローレ
ベル時に導通状態となるように導通を制御する制御電極
と、電源電位に接続された第１の電極と、第１の昇圧用
容量の第１の電極に接続された第２の電極とを有する第
１のスイッチ手段と、第１の昇圧用容量の第１の電極に
接続された第１の電極と、第１の昇圧用容量の第１の電
極に接続された第２の電極とを有し、第２の入力信号が
ハイレベルの時に非導通状態、ローレベルの時に導通状
態となる第２のスイッチ手段と、第１の昇圧用容量の第
１の電極に接続され該第１の電極の電圧を一定以下に保
持するクランプ回路とを設けたので、電源電位のレベル
よりも高いレベルから確実に昇圧でき、電源電位のレベ
ルが低い時でも確実に昇圧できる。
によれば、第１の昇圧用容量に入力される第１の入力信
号の立ち下がりよりも遅れて立ち上がる第１の入力信号
の逆相の第２の入力信号を出力する制御回路と、第２の
昇圧用容量の第１の電極に接続され第１の入力信号がハ
イレベル時に非導通状態、ローレベル時に導通状態とな
るように導通を制御する制御電極と、電源電位に接続さ
れた第１の電極と、第１の昇圧用容量の第１の電極に接
続された第２の電極とを有する第１のスイッチ手段と、
第１の昇圧用容量の第１の電極に接続され第１のスイッ
チ手段と相補的に導通を制御する制御電極と、電源電位
に接続された第１の電極と、第１の昇圧用容量の第１の
電極に接続された第２の電極とを有する第２のスイッチ
手段とを設けたので、電源電位のレベルから確実に昇圧
でき、電源電位のレベルが低い時でも容易に昇圧でき
る。第２の発明によれば、第１の昇圧用容量と、第２の
昇圧用容量と、第２の昇圧用容量の第１の電極に接続さ
れ第１の入力信号がハイレベル時に非導通状態、ローレ
ベル時に導通状態となるように導通を制御する制御電極
と、電源電位に接続された第１の電極と、第１の昇圧用
容量の第１の電極に接続された第２の電極とを有する第
１のスイッチ手段と、第１の昇圧用容量の第１の電極に
接続された第１の電極と、第１の昇圧用容量の第１の電
極に接続された第２の電極とを有し、第２の入力信号が
ハイレベルの時に非導通状態、ローレベルの時に導通状
態となる第２のスイッチ手段と、第１の昇圧用容量の第
１の電極に接続され該第１の電極の電圧を一定以下に保
持するクランプ回路とを設けたので、電源電位のレベル
よりも高いレベルから確実に昇圧でき、電源電位のレベ
ルが低い時でも確実に昇圧できる。
【図１】本発明の第１の実施例を示す昇圧回路の回路図
である。
である。
【図２】従来の昇圧回路の回路図である。
【図３】図２の昇圧回路の動作を説明するための図であ
る。
る。
【図４】従来の複雑な昇圧回路の回路図である。
【図５】図１の昇圧回路の動作を説明するための図であ
る。
る。
【図６】本発明の第２の実施例を示す昇圧回路の回路図
である。
である。
【図７】図６の昇圧回路の動作を説明するための図であ
る。
る。
１，２ インバータ Ｃ１ ＭＯＳ容量（第１の昇圧用容
量） Ｃ２ ＭＯＳ容量（第２の昇圧用容
量） ３ ＮＭＯＳ（第１のスイッチ手
段） ４，１４ ＮＭＯＳ（第２のスイッチ手
段） １０ 制御回路 ２０ クランプ回路
量） Ｃ２ ＭＯＳ容量（第２の昇圧用容
量） ３ ＮＭＯＳ（第１のスイッチ手
段） ４，１４ ＮＭＯＳ（第２のスイッチ手
段） １０ 制御回路 ２０ クランプ回路
Claims (2)
- 【請求項１】 正の電荷を保持する第１の電極と、第１
の入力信号を入力する第２の電極とを有し、前記第１の
電極のレベルを昇圧する第１の昇圧用容量と、 前記第１の入力信号の立ち下がりよりも遅れて立ち上が
る前記第１の入力信号の逆相の第２の入力信号を出力す
る制御回路と、 正の電荷を保持する第１の電極と、前記制御回路より出
力される第２の入力信号を入力し、前記第１の電極のレ
ベルを昇圧する第２の昇圧用容量と、 前記第２の昇圧用容量の第１の電極に接続され前記第１
の入力信号がハイレベル時に非導通状態、ローレベル時
に導通状態となるように導通を制御する制御電極と、電
源電位に接続された第１の電極と、前記第１の昇圧用容
量の第１の電極に接続された第２の電極とを有する第１
のスイッチ手段と、 前記第１の昇圧用容量の第１の電極に接続され前記第１
のスイッチ手段と相補的に導通を制御する制御電極と、
前記電源電位に接続された第１の電極と、前記第１の昇
圧用容量の第１の電極に接続された第２の電極とを有す
る第２のスイッチ手段と、 前記第１の昇圧用容量の第１の電極に接続された出力端
子とを、 備えたことを特徴とする昇圧回路。 - 【請求項２】 正の電荷を保持する第１の電極と、第１
の入力信号を入力する第２の電極とを有し、前記第１の
電極のレベルを昇圧する第１の昇圧用容量と、 正の電荷を保持する第１の電極と、前記第１の入力信号
の逆相の第２の入力信号を入力する第２の電極とを有
し、前記第１の電極のレベルを昇圧する第２の昇圧用容
量と、 前記第２の昇圧用容量の第１の電極に接続され前記第１
の入力信号がハイレベル時に非導通状態、ローレベル時
に導通状態となるように導通を制御する制御電極と、電
源電位に接続された第１の電極と、前記第１の昇圧用容
量の第１の電極に接続された第２の電極とを有する第１
のスイッチ手段と、 前記第１の昇圧用容量の第１の電極に接続された第１の
電極と、前記第１の昇圧用容量の第１の電極に接続され
た第２の電極とを有し、前記第２の入力信号がハイレベ
ルの時に非導通状態、ローレベルの時に導通状態となる
第２のスイッチ手段と、 前記第１の昇圧用容量の第１の電極に接続され該第１の
電極の電圧を一定以下に保持するクランプ回路と、 前記第１の昇圧用容量の第１の電極に接続された出力端
子とを、 備えたことを特徴とする昇圧回路。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06212260A JP3102833B2 (ja) | 1994-09-06 | 1994-09-06 | 昇圧回路 |
| TW084109027A TW297967B (ja) | 1994-09-06 | 1995-08-29 | |
| DE69532071T DE69532071T2 (de) | 1994-09-06 | 1995-09-06 | Aufwärtswandlerschaltung |
| PCT/JP1995/001770 WO1996008070A1 (fr) | 1994-09-06 | 1995-09-06 | Circuit de preamplification |
| KR1019960702108A KR100342596B1 (ko) | 1994-09-06 | 1995-09-06 | 승압회로 |
| US08/637,621 US5877650A (en) | 1994-09-06 | 1995-09-06 | Booster circuit |
| EP95930706A EP0727869B1 (en) | 1994-09-06 | 1995-09-06 | Booster |
| US09/055,999 US6225853B1 (en) | 1994-09-06 | 1998-04-07 | Booster circuit |
| US09/421,951 US6297690B1 (en) | 1994-09-06 | 1999-10-21 | Booster circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06212260A JP3102833B2 (ja) | 1994-09-06 | 1994-09-06 | 昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0880033A true JPH0880033A (ja) | 1996-03-22 |
| JP3102833B2 JP3102833B2 (ja) | 2000-10-23 |
Family
ID=16619637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06212260A Expired - Fee Related JP3102833B2 (ja) | 1994-09-06 | 1994-09-06 | 昇圧回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (3) | US5877650A (ja) |
| EP (1) | EP0727869B1 (ja) |
| JP (1) | JP3102833B2 (ja) |
| KR (1) | KR100342596B1 (ja) |
| DE (1) | DE69532071T2 (ja) |
| TW (1) | TW297967B (ja) |
| WO (1) | WO1996008070A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016058953A (ja) * | 2014-09-11 | 2016-04-21 | ローム株式会社 | ブートストラップ回路 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2758021B1 (fr) | 1996-12-31 | 1999-03-05 | Sgs Thomson Microelectronics | Circuit elevateur de tension |
| KR100256226B1 (ko) * | 1997-06-26 | 2000-05-15 | 김영환 | 레퍼런스 전압 발생 장치 |
| JP3698550B2 (ja) * | 1998-07-02 | 2005-09-21 | 富士通株式会社 | ブースト回路及びこれを用いた半導体装置 |
| AU2319600A (en) * | 2000-01-27 | 2001-08-07 | Hitachi Limited | Semiconductor device |
| EP1587374A4 (en) | 2002-06-26 | 2007-03-28 | Ctb Inc | POULTRY FEEDING DEVICE |
| US7315438B2 (en) * | 2003-06-10 | 2008-01-01 | Seiko Epson Corporation | Technique to reduce ESD loading capacitance |
| FR2856855A1 (fr) * | 2003-06-27 | 2004-12-31 | St Microelectronics Sa | Dispositif de commande d'un commutateur commande en tension |
| US8536928B1 (en) * | 2012-05-25 | 2013-09-17 | Fairchild Semiconductor Corporation | Constant VGS charge pump for load switch applications |
| US8975923B2 (en) | 2012-08-20 | 2015-03-10 | Fairchild Semiconductor Corporation | Protective multiplexer |
| CN106027015B (zh) | 2015-03-24 | 2020-02-28 | 快捷半导体(苏州)有限公司 | 增强型保护性多路复用器 |
| USD1034729S1 (en) * | 2022-08-10 | 2024-07-09 | Boston Dynamics, Inc. | Robotic device |
Family Cites Families (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3942047A (en) * | 1974-06-03 | 1976-03-02 | Motorola, Inc. | MOS DC Voltage booster circuit |
| DE2632199A1 (de) * | 1976-07-16 | 1978-01-19 | Siemens Ag | Anordnung zur spannungsvervielfachung |
| JPS60234354A (ja) * | 1984-05-07 | 1985-11-21 | Hitachi Ltd | バイアス発生回路装置 |
| US4621315A (en) * | 1985-09-03 | 1986-11-04 | Motorola, Inc. | Recirculating MOS charge pump |
| JPS6369455A (ja) * | 1986-09-05 | 1988-03-29 | Nec Corp | 昇圧回路 |
| KR890005159B1 (ko) * | 1987-04-30 | 1989-12-14 | 삼성전자 주식회사 | 백 바이어스 전압 발생기 |
| JPH0193919A (ja) * | 1987-10-06 | 1989-04-12 | Seiko Epson Corp | レベルシフト回路 |
| JPH01273417A (ja) * | 1988-04-26 | 1989-11-01 | Citizen Watch Co Ltd | レベルシフト装置 |
| JPH0238118A (ja) * | 1988-07-29 | 1990-02-07 | Mazda Motor Corp | 車両のサスペンション装置 |
| JP2652694B2 (ja) * | 1988-12-28 | 1997-09-10 | 三菱電機株式会社 | 昇圧回路 |
| JPH02234460A (ja) * | 1989-03-08 | 1990-09-17 | Hitachi Ltd | 半導体集積回路装置 |
| JP2805210B2 (ja) * | 1989-06-09 | 1998-09-30 | 日本テキサス・インスツルメンツ株式会社 | 昇圧回路 |
| JP2556902B2 (ja) * | 1989-06-21 | 1996-11-27 | 益樹 高須 | 洗濯物等の乾燥方法 |
| US5267201A (en) * | 1990-04-06 | 1993-11-30 | Mosaid, Inc. | High voltage boosted word line supply charge pump regulator for DRAM |
| KR930008876B1 (ko) * | 1990-08-17 | 1993-09-16 | 현대전자산업 주식회사 | 반도체소자의 고전압 발생회로 |
| JP2575956B2 (ja) * | 1991-01-29 | 1997-01-29 | 株式会社東芝 | 基板バイアス回路 |
| JP2636091B2 (ja) * | 1991-05-17 | 1997-07-30 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
| KR940003837B1 (ko) * | 1991-05-22 | 1994-05-03 | 삼성전자 주식회사 | 기판 전압 발생회로의 구동방법 |
| DE4130191C2 (de) * | 1991-09-30 | 1993-10-21 | Samsung Electronics Co Ltd | Konstantspannungsgenerator für eine Halbleitereinrichtung mit kaskadierter Auflade- bzw. Entladeschaltung |
| JPH05103463A (ja) * | 1991-10-07 | 1993-04-23 | Nec Corp | 電圧発生回路 |
| US5289025A (en) * | 1991-10-24 | 1994-02-22 | At&T Bell Laboratories | Integrated circuit having a boosted node |
| IT1258242B (it) * | 1991-11-07 | 1996-02-22 | Samsung Electronics Co Ltd | Dispositivo di memoria a semiconduttore includente circuiteria di pompaggio della tensione di alimentazione |
| JP2633774B2 (ja) * | 1992-07-24 | 1997-07-23 | 松下電子工業株式会社 | アナログ・デジタル回路混在型半導体装置 |
| JPH0660653A (ja) * | 1992-08-12 | 1994-03-04 | Hitachi Ltd | 電源回路、及び半導体記憶装置 |
| FR2696598B1 (fr) * | 1992-10-01 | 1994-11-04 | Sgs Thomson Microelectronics | Circuit élévateur de tension de type pompe de charge avec oscillateur bootstrapé. |
| JPH06195971A (ja) | 1992-10-29 | 1994-07-15 | Mitsubishi Electric Corp | 基板電位発生回路 |
| KR0135735B1 (ko) * | 1992-11-04 | 1998-05-15 | 기다오까 다까시 | 소음발생을 억제하는 개량된 출력 드라이버 회로 및 번인테스트를 위한 개량된 반도체 집적회로 장치 |
| KR950008246B1 (ko) * | 1992-12-02 | 1995-07-26 | 현대전자산업주식회사 | 반도체소자의 고전압 발생기 |
| KR0157334B1 (ko) * | 1993-11-17 | 1998-10-15 | 김광호 | 반도체 메모리 장치의 전압 승압회로 |
| US5677645A (en) * | 1995-05-08 | 1997-10-14 | Micron Technology, Inc. | Vccp pump for low voltage operation |
| US5721509A (en) | 1996-02-05 | 1998-02-24 | Motorola, Inc. | Charge pump having reduced threshold voltage losses |
| US5734290A (en) * | 1996-03-15 | 1998-03-31 | National Science Council Of R.O.C. | Charge pumping circuit having cascaded stages receiving two clock signals |
| KR100200721B1 (ko) | 1996-08-20 | 1999-06-15 | 윤종용 | 반도체 메모리장치의 내부 승압 전압 발생기 |
-
1994
- 1994-09-06 JP JP06212260A patent/JP3102833B2/ja not_active Expired - Fee Related
-
1995
- 1995-08-29 TW TW084109027A patent/TW297967B/zh active
- 1995-09-06 US US08/637,621 patent/US5877650A/en not_active Expired - Fee Related
- 1995-09-06 KR KR1019960702108A patent/KR100342596B1/ko not_active IP Right Cessation
- 1995-09-06 DE DE69532071T patent/DE69532071T2/de not_active Expired - Fee Related
- 1995-09-06 EP EP95930706A patent/EP0727869B1/en not_active Expired - Lifetime
- 1995-09-06 WO PCT/JP1995/001770 patent/WO1996008070A1/ja active IP Right Grant
-
1998
- 1998-04-07 US US09/055,999 patent/US6225853B1/en not_active Expired - Fee Related
-
1999
- 1999-10-21 US US09/421,951 patent/US6297690B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016058953A (ja) * | 2014-09-11 | 2016-04-21 | ローム株式会社 | ブートストラップ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0727869B1 (en) | 2003-11-05 |
| US5877650A (en) | 1999-03-02 |
| TW297967B (ja) | 1997-02-11 |
| KR100342596B1 (ko) | 2002-12-05 |
| EP0727869A4 (en) | 1999-12-08 |
| EP0727869A1 (en) | 1996-08-21 |
| JP3102833B2 (ja) | 2000-10-23 |
| US6225853B1 (en) | 2001-05-01 |
| DE69532071D1 (de) | 2003-12-11 |
| US6297690B1 (en) | 2001-10-02 |
| KR960706219A (ko) | 1996-11-08 |
| WO1996008070A1 (fr) | 1996-03-14 |
| DE69532071T2 (de) | 2004-07-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5051881A (en) | Voltage multiplier | |
| JPS5937895B2 (ja) | 遅延回路 | |
| US5151620A (en) | CMOS input buffer with low power consumption | |
| EP0055601A2 (en) | Buffer circuit | |
| US5184030A (en) | Back bias generating circuit | |
| JPH0880033A (ja) | 昇圧回路 | |
| JPS6118415B2 (ja) | ||
| US6466079B1 (en) | High voltage charge pump for providing output voltage close to maximum high voltage of a CMOS device | |
| US4952863A (en) | Voltage regulator with power boost system | |
| US4731552A (en) | Boost signal generator with bootstrap means | |
| US5438504A (en) | Voltage multiplier circuits or the like | |
| US6822884B1 (en) | Pulse width modulated charge pump | |
| US4587441A (en) | Interface circuit for signal generators with two non-overlapping phases | |
| US4555644A (en) | Output interface for a three-state logic circuit in an integrated circuit using MOS transistors | |
| JPS6144414B2 (ja) | ||
| JP2000021179A (ja) | ブースト回路及びこれを用いた半導体装置 | |
| JPH09294367A (ja) | 電圧供給回路 | |
| US4239990A (en) | Clock voltage generator for semiconductor memory with reduced power dissipation | |
| JPH061974B2 (ja) | Ｄｃ−ｄｃ昇圧電源 | |
| US5638023A (en) | Charge pump circuit | |
| JPH0799772A (ja) | 昇圧回路および電位制御昇圧回路 | |
| JPH0514158A (ja) | パワーオンリセツトパルス制御回路 | |
| JP3718040B2 (ja) | 出力電圧発生回路装置 | |
| JP3654878B2 (ja) | 出力回路 | |
| JPH097371A (ja) | 昇圧電圧供給回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000815 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070825 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080825 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080825 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090825 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090825 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090825 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |