JP2633774B2 - アナログ・デジタル回路混在型半導体装置 - Google Patents
アナログ・デジタル回路混在型半導体装置Info
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Description
【０００１】
【産業上の利用分野】この発明は、同一基板上にデジタ
ル回路およびアナログ回路を有するアナログ・デジタル
回路混在型半導体装置に関するものである。
ル回路およびアナログ回路を有するアナログ・デジタル
回路混在型半導体装置に関するものである。
【０００２】
【従来の技術】従来のアナログ・デジタル回路混在型半
導体装置を図３を参照しながら説明する。図３におい
て、３０は従来のアナログ・デジタル回路混在型半導体
装置、３１はデジタル回路で構成されるブロック（以下
「デジタル回路部」という。）、３２はアナログ回路で
構成されるブロック（以下「アナログ回路部」とい
う。）、３４はデジタル回路部用の電源パット、３５は
デジタル回路部用のグランドパット、３６はデジタル回
路部用の電源配線、３７はデジタル回路部用のグランド
配線、４４はアナログ回路部用の電源パット、４５はア
ナログ回路部用のグランドパット、４６はアナログ回路
部用の電源配線、４７はアナログ回路部用のグランド配
線、２００はシリコン基板である。
導体装置を図３を参照しながら説明する。図３におい
て、３０は従来のアナログ・デジタル回路混在型半導体
装置、３１はデジタル回路で構成されるブロック（以下
「デジタル回路部」という。）、３２はアナログ回路で
構成されるブロック（以下「アナログ回路部」とい
う。）、３４はデジタル回路部用の電源パット、３５は
デジタル回路部用のグランドパット、３６はデジタル回
路部用の電源配線、３７はデジタル回路部用のグランド
配線、４４はアナログ回路部用の電源パット、４５はア
ナログ回路部用のグランドパット、４６はアナログ回路
部用の電源配線、４７はアナログ回路部用のグランド配
線、２００はシリコン基板である。
【０００３】アナログ・デジタル回路混在型半導体装置
３０を搭載するシステムは、一般に、単一電源しかない
ことが多い。このようなシステムでは、デジタル回路部
３１にもアナログ回路部３２にも同一の電源電圧を印加
するため、デジタル回路部用の電源パット３４と、アナ
ログ回路部用の電源パット４４とに、それぞれデジタル
回路部用のグランドパット３５とアナログ回路部用のグ
ランドパット４５とを基準にして同じ電源電圧が印加さ
れる。デジタル回路部３１とアナログ回路部３２とに、
別々の電源パット３４，４４を設けているのは、電源を
通してのノイズの干渉を防止するためである。
３０を搭載するシステムは、一般に、単一電源しかない
ことが多い。このようなシステムでは、デジタル回路部
３１にもアナログ回路部３２にも同一の電源電圧を印加
するため、デジタル回路部用の電源パット３４と、アナ
ログ回路部用の電源パット４４とに、それぞれデジタル
回路部用のグランドパット３５とアナログ回路部用のグ
ランドパット４５とを基準にして同じ電源電圧が印加さ
れる。デジタル回路部３１とアナログ回路部３２とに、
別々の電源パット３４，４４を設けているのは、電源を
通してのノイズの干渉を防止するためである。
【０００４】このように構成された従来のアナログ・デ
ジタル回路混在型半導体装置では、デジタル回路部用の
電源パット３４に印加される電源電圧の値は、５〔Ｖ〕
が一般的である。ここで、電源電圧を５〔Ｖ〕とし、ア
ナログ回路部３２として用いられることの多いＭＯＳ型
オペアンプ回路について図４を参照しながら説明する。
ジタル回路混在型半導体装置では、デジタル回路部用の
電源パット３４に印加される電源電圧の値は、５〔Ｖ〕
が一般的である。ここで、電源電圧を５〔Ｖ〕とし、ア
ナログ回路部３２として用いられることの多いＭＯＳ型
オペアンプ回路について図４を参照しながら説明する。
【０００５】図４において、５１は電源電圧端子、７０
はグランド端子、５２，５３，５９はｐチャネル型トラ
ンジスタ、５４，５５，５６，５７，５８，６０はｎチ
ャネル型トランジスタ、６１，６２は、それぞれ正相、
逆相の初段差動段への入力端子、６３は定電流用のｎチ
ャネル型トランジスタ５６，５８の制御端子、６４はＭ
ＯＳ型オペアンプからの出力端子である。
はグランド端子、５２，５３，５９はｐチャネル型トラ
ンジスタ、５４，５５，５６，５７，５８，６０はｎチ
ャネル型トランジスタ、６１，６２は、それぞれ正相、
逆相の初段差動段への入力端子、６３は定電流用のｎチ
ャネル型トランジスタ５６，５８の制御端子、６４はＭ
ＯＳ型オペアンプからの出力端子である。
【０００６】ｎチャネル型トランジスタ５７，５８はレ
ベル・シフタを構成し、ｎチャネル型トランジスタ５９
およびｐチャネル型トランジスタ６０はプシュ・プル型
の出力段を構成している。このように構成されたＭＯＳ
型オペアンプ回路が増幅動作をしているときは、レベル
・シフタ用のｎチャネル型トランジスタ５７，５８以外
の各トランジスタが飽和領域で動作する必要がある。こ
のため、ＭＯＳ型オペアンプ回路の出力端子６４の信号
振幅の上限の電圧は、電源電圧端子５１の電圧に、ｐチ
ャネル型トランジスタ５３のしきい値およびｐチャネル
型トランジスタ５９のしきい値を加算した値となり、ま
た、下限の電圧は、グランド端子７０の電圧に、ｎチャ
ネル型トランジスタ５６のしきい値およびｎチャネル型
トランジスタ５５のしきい値を加算した値となる。
ベル・シフタを構成し、ｎチャネル型トランジスタ５９
およびｐチャネル型トランジスタ６０はプシュ・プル型
の出力段を構成している。このように構成されたＭＯＳ
型オペアンプ回路が増幅動作をしているときは、レベル
・シフタ用のｎチャネル型トランジスタ５７，５８以外
の各トランジスタが飽和領域で動作する必要がある。こ
のため、ＭＯＳ型オペアンプ回路の出力端子６４の信号
振幅の上限の電圧は、電源電圧端子５１の電圧に、ｐチ
ャネル型トランジスタ５３のしきい値およびｐチャネル
型トランジスタ５９のしきい値を加算した値となり、ま
た、下限の電圧は、グランド端子７０の電圧に、ｎチャ
ネル型トランジスタ５６のしきい値およびｎチャネル型
トランジスタ５５のしきい値を加算した値となる。
【０００７】したがって、電源電圧を５〔Ｖ〕、ｎチャ
ネル型トランジスタのしきい値を０．７〔Ｖ〕、ｐチャ
ネル型トランジスタのしきい値を−０．７〔Ｖ〕とする
と、出力端子６４の信号振幅の上限の電圧Ｖ１および下
限の電圧Ｖ２は、
ネル型トランジスタのしきい値を０．７〔Ｖ〕、ｐチャ
ネル型トランジスタのしきい値を−０．７〔Ｖ〕とする
と、出力端子６４の信号振幅の上限の電圧Ｖ１および下
限の電圧Ｖ２は、
【０００８】
【数１】 Ｖ１＝５＋（−０．７）＋（−０．７）＝３．６〔Ｖ〕
【０００９】
【数２】Ｖ２＝０＋０．７＋０．７＝１．４〔Ｖ〕 となり、出力端子６４の信号振幅は約２〔Ｖ〕程度とな
る。このように、電源電圧が５．０〔Ｖ〕である場合、
出力端子６４の信号振幅は約２〔Ｖ〕程度となる。した
がって、従来のアナログ・デジタル回路混在型半導体装
置は、据え置き型のオーディオ製品に搭載した場合にア
ナログ特性を多少犠牲にするのであれば、使用に耐えう
るものであった。
る。このように、電源電圧が５．０〔Ｖ〕である場合、
出力端子６４の信号振幅は約２〔Ｖ〕程度となる。した
がって、従来のアナログ・デジタル回路混在型半導体装
置は、据え置き型のオーディオ製品に搭載した場合にア
ナログ特性を多少犠牲にするのであれば、使用に耐えう
るものであった。
【００１０】
【発明が解決しようとする課題】しかし、近年、オーデ
ィオ製品を初めとし、さまざまな製品に対してポータブ
ル化の要求が増加しており、このポータブル化の要求を
満足するためには、アナログ・デジタル回路混在型半導
体装置に、次の２点が不可欠となっている。 電源電圧の低電圧化を実現すること。
ィオ製品を初めとし、さまざまな製品に対してポータブ
ル化の要求が増加しており、このポータブル化の要求を
満足するためには、アナログ・デジタル回路混在型半導
体装置に、次の２点が不可欠となっている。 電源電圧の低電圧化を実現すること。
【００１１】特に、３．０〔Ｖ〕〜３．５〔Ｖ〕で使用
できるのが望ましい。 単一電源を使用すること。 しかも、デジタル回路部３１とアナログ回路部３２とを
同一の電源電圧にしたい。そこで、図４に示したＭＯＳ
型オペアンプ回路において、電源電圧を３．５〔Ｖ〕と
したときの出力端子６４の信号振幅の上限の電圧Ｖ３お
よび下限の電圧Ｖ４を求めてみると、
できるのが望ましい。 単一電源を使用すること。 しかも、デジタル回路部３１とアナログ回路部３２とを
同一の電源電圧にしたい。そこで、図４に示したＭＯＳ
型オペアンプ回路において、電源電圧を３．５〔Ｖ〕と
したときの出力端子６４の信号振幅の上限の電圧Ｖ３お
よび下限の電圧Ｖ４を求めてみると、
【００１２】
【数３】 Ｖ３＝３．５＋（−０．７）＋（−０．７）＝２．１〔Ｖ〕
【００１３】
【数４】Ｖ４＝０＋０．７＋０．７＝１．４〔Ｖ〕 となり、信号振幅は約０．７〔Ｖ〕程度となってしま
う。このような場合、従来では、ｎチャネル型トランジ
スタ５５，５６およびｐチャネル型トランジスタ５３，
５９のしきい値をそれぞれ０．５〔Ｖ〕および−０．５
〔Ｖ〕以下とし、しかもアナログ特性を犠牲にしてトラ
ンジスタを完全な飽和領域ではない領域で使用するよう
にすることで、出力端子６４から約２〔Ｖ〕程度の信号
振幅を得るようにしているのが現状であった。
う。このような場合、従来では、ｎチャネル型トランジ
スタ５５，５６およびｐチャネル型トランジスタ５３，
５９のしきい値をそれぞれ０．５〔Ｖ〕および−０．５
〔Ｖ〕以下とし、しかもアナログ特性を犠牲にしてトラ
ンジスタを完全な飽和領域ではない領域で使用するよう
にすることで、出力端子６４から約２〔Ｖ〕程度の信号
振幅を得るようにしているのが現状であった。
【００１４】すなわち、従来のアナログ・デジタル回路
混在型半導体装置では、単一電源を使用し、電圧電源の
低電圧化を実現すると、原理的な面からアナログ特性が
劣化することが避けられない問題であった。この発明の
目的は上記問題に鑑み、単一電源を使用し、電源電圧を
下げても、高性能なアナログ特性が得られるアナログ・
デジタル回路混在型半導体装置を提供することである。
混在型半導体装置では、単一電源を使用し、電圧電源の
低電圧化を実現すると、原理的な面からアナログ特性が
劣化することが避けられない問題であった。この発明の
目的は上記問題に鑑み、単一電源を使用し、電源電圧を
下げても、高性能なアナログ特性が得られるアナログ・
デジタル回路混在型半導体装置を提供することである。
【００１５】
【課題を解決するための手段】この発明のアナログ・デ
ジタル混在型半導体装置は、同一半導体基板上に、アナ
ログ回路部，デジタル回路部および昇圧回路を備えてお
り、デジタル回路部に印加する電源電圧を昇圧回路によ
り昇圧してアナログ回路部の電源電圧としたものであ
る。
ジタル混在型半導体装置は、同一半導体基板上に、アナ
ログ回路部，デジタル回路部および昇圧回路を備えてお
り、デジタル回路部に印加する電源電圧を昇圧回路によ
り昇圧してアナログ回路部の電源電圧としたものであ
る。
【００１６】
【作用】この発明の構成によれば、デジタル回路部に印
加する電源電圧を昇圧回路により昇圧してアナログ回路
部の電源電圧としたことにより、単一電源によりデジタ
ル回路部に電源電圧を印加することで、このデジタル回
路部に印加する電源電圧よりも高い電源電圧をアナログ
回路部に印加することができる。したがって、デジタル
回路部に低電源電圧を印加しても、アナログ回路部のア
ナログ特性が劣化することがない。
加する電源電圧を昇圧回路により昇圧してアナログ回路
部の電源電圧としたことにより、単一電源によりデジタ
ル回路部に電源電圧を印加することで、このデジタル回
路部に印加する電源電圧よりも高い電源電圧をアナログ
回路部に印加することができる。したがって、デジタル
回路部に低電源電圧を印加しても、アナログ回路部のア
ナログ特性が劣化することがない。
【００１７】
【実施例】図１はこの発明の一実施例のアナログ・デジ
タル回路混在型半導体装置の構成を示すブロック図であ
る。図１において、０はアナログ・デジタル回路混在型
半導体装置、１はデジタル回路で構成されるブロック
（以下「デジタル回路部」という。）、２はアナログ回
路で構成されるブロック（以下「アナログ回路部」とい
う。）、３は昇圧回路、４はデジタル回路部用の電源パ
ット、５はデジタル回路部用のグランドパット、６はデ
ジタル回路部用の電源配線、７はデジタル回路部用のグ
ランド配線、８６はデジタル回路部１と昇圧回路３との
間の電源配線、８７はデジタル回路部１と昇圧回路３と
の間のグランド配線、９６はアナログ回路部２と昇圧回
路３との間の電源配線、９７はアナログ回路部２と昇圧
回路３との間のグランド配線、１００はシリコン基板で
ある。
タル回路混在型半導体装置の構成を示すブロック図であ
る。図１において、０はアナログ・デジタル回路混在型
半導体装置、１はデジタル回路で構成されるブロック
（以下「デジタル回路部」という。）、２はアナログ回
路で構成されるブロック（以下「アナログ回路部」とい
う。）、３は昇圧回路、４はデジタル回路部用の電源パ
ット、５はデジタル回路部用のグランドパット、６はデ
ジタル回路部用の電源配線、７はデジタル回路部用のグ
ランド配線、８６はデジタル回路部１と昇圧回路３との
間の電源配線、８７はデジタル回路部１と昇圧回路３と
の間のグランド配線、９６はアナログ回路部２と昇圧回
路３との間の電源配線、９７はアナログ回路部２と昇圧
回路３との間のグランド配線、１００はシリコン基板で
ある。
【００１８】図１に示すように、アナログ・デジタル回
路混在型半導体装置は、同一のシリコン基板１００上
に、アナログ回路部１，デジタル回路部２および昇圧回
路３を備えたものであり、電源電圧を印加するための電
源パット４およびグランドパット５に、電源配線６およ
びグランド配線７によりデジタル回路部１を電気的に接
続し、デジタル回路部１および昇圧回路３間を電源配線
８６およびグランド配線８７により電気的に接続し、昇
圧回路３およびアナログ回路部２間を電源配線９６およ
びグランド配線９７により電気的に接続したものであ
る。そして、デジタル回路部１に印加する電源電圧を昇
圧回路３により昇圧してアナログ回路部２の電源電圧と
したものである。
路混在型半導体装置は、同一のシリコン基板１００上
に、アナログ回路部１，デジタル回路部２および昇圧回
路３を備えたものであり、電源電圧を印加するための電
源パット４およびグランドパット５に、電源配線６およ
びグランド配線７によりデジタル回路部１を電気的に接
続し、デジタル回路部１および昇圧回路３間を電源配線
８６およびグランド配線８７により電気的に接続し、昇
圧回路３およびアナログ回路部２間を電源配線９６およ
びグランド配線９７により電気的に接続したものであ
る。そして、デジタル回路部１に印加する電源電圧を昇
圧回路３により昇圧してアナログ回路部２の電源電圧と
したものである。
【００１９】このように構成したアナログ・デジタル混
在型半導体装置０のデジタル回路部用のグランドパット
５にグランド電位を印加し、デジタル回路部用の電源パ
ット４に所定の電源電圧を印加することで、これらの電
圧をそれぞれ、グランド配線７および電源配線６を介し
てデジタル回路部１に印加する。このデジタル回路部１
に印加した電源電圧およびグランド電位を、それぞれ電
源配線８６およびグランド配線８７を介して昇圧回路３
に印加する。昇圧回路３では、印加された電圧を昇圧
し、電源配線９６およびグランド配線９７を介してアナ
ログ回路部２に印加する。
在型半導体装置０のデジタル回路部用のグランドパット
５にグランド電位を印加し、デジタル回路部用の電源パ
ット４に所定の電源電圧を印加することで、これらの電
圧をそれぞれ、グランド配線７および電源配線６を介し
てデジタル回路部１に印加する。このデジタル回路部１
に印加した電源電圧およびグランド電位を、それぞれ電
源配線８６およびグランド配線８７を介して昇圧回路３
に印加する。昇圧回路３では、印加された電圧を昇圧
し、電源配線９６およびグランド配線９７を介してアナ
ログ回路部２に印加する。
【００２０】したがって、電源電圧としてデジタル回路
部用の電源パット４に、例えば３．５〔Ｖ〕の電圧を印
加した場合に、昇圧回路３により約１．５〔Ｖ〕昇圧す
ることで、アナログ回路部２に約５．０〔Ｖ〕の電源電
圧を印加することとなる。このようなアナログ・デジタ
ル回路混在型半導体装置を搭載したシステムの電源電圧
が３．５〔Ｖ〕の低電源電圧であっても、昇圧回路３に
より電源配線９６およびグランド配線９７を介してアナ
ログ回路部２に５．０〔Ｖ〕の電源電圧を印加すること
ができる。したがって、アナログ回路部２として図４に
示したＭＯＳ型オペアンプ回路を用いた場合、ｎチャネ
ル型トランジスタ５５，５６、ｐチャネル型トランジス
タ５３，５９のしきい値をそれぞれ０．７〔Ｖ〕、−
０．７〔Ｖ〕に設定したまま、アナログ特性を劣化させ
ることがなく、出力端子６４から信号振幅として約２．
０〔Ｖ〕を確保することができる。
部用の電源パット４に、例えば３．５〔Ｖ〕の電圧を印
加した場合に、昇圧回路３により約１．５〔Ｖ〕昇圧す
ることで、アナログ回路部２に約５．０〔Ｖ〕の電源電
圧を印加することとなる。このようなアナログ・デジタ
ル回路混在型半導体装置を搭載したシステムの電源電圧
が３．５〔Ｖ〕の低電源電圧であっても、昇圧回路３に
より電源配線９６およびグランド配線９７を介してアナ
ログ回路部２に５．０〔Ｖ〕の電源電圧を印加すること
ができる。したがって、アナログ回路部２として図４に
示したＭＯＳ型オペアンプ回路を用いた場合、ｎチャネ
ル型トランジスタ５５，５６、ｐチャネル型トランジス
タ５３，５９のしきい値をそれぞれ０．７〔Ｖ〕、−
０．７〔Ｖ〕に設定したまま、アナログ特性を劣化させ
ることがなく、出力端子６４から信号振幅として約２．
０〔Ｖ〕を確保することができる。
【００２１】その結果、単一電源を使用し、電源電圧を
下げても、高性能なアナログ特性が得られるアナログ・
デジタル回路混在型半導体装置を得ることができる。こ
こで、図２を参照しながら、昇圧回路３の具体的な回路
構成を説明する。なお、この回路は一般にＥＥＰＲＯＭ
で使用されている昇圧回路である。図２は昇圧回路３の
構成を示す回路図である。
下げても、高性能なアナログ特性が得られるアナログ・
デジタル回路混在型半導体装置を得ることができる。こ
こで、図２を参照しながら、昇圧回路３の具体的な回路
構成を説明する。なお、この回路は一般にＥＥＰＲＯＭ
で使用されている昇圧回路である。図２は昇圧回路３の
構成を示す回路図である。
【００２２】図２において、Ｔ1 〜Ｔn （ｎは自然
数），ＴL1〜ＴLm（ｍは自然数）はｎチャネル型トラン
ジスタ、Ｎ0 〜Ｎn-1 （ｎは自然数）はノード端子、Ｃ
0 〜Ｃn（ｎは自然数）は容量、１０はクロックΦ１の
印加端子、１１はクロックΦ２の印加端子、１２〜１４
は電源電圧印加端子、１５は出力端子を示す。なお、ク
ロックΦ１とクロックΦ２とはお互いにオーバーラップ
しないクロックである。
数），ＴL1〜ＴLm（ｍは自然数）はｎチャネル型トラン
ジスタ、Ｎ0 〜Ｎn-1 （ｎは自然数）はノード端子、Ｃ
0 〜Ｃn（ｎは自然数）は容量、１０はクロックΦ１の
印加端子、１１はクロックΦ２の印加端子、１２〜１４
は電源電圧印加端子、１５は出力端子を示す。なお、ク
ロックΦ１とクロックΦ２とはお互いにオーバーラップ
しないクロックである。
【００２３】クロックΦ１の印加端子１０が電源電圧Ｖ
DDであり、クロックΦ２の印加端子１１がグランド電位
のとき、ノード端子Ｎ0 からノード端子Ｎ1 、ノード端
子Ｎ 2 からノード端子Ｎ3 、ノード端子Ｎn-3 からノー
ド端子Ｎn-2 へ電流が流れる。すなわち、ノード端子Ｎ
2t（但し、ｔは整数）は、ノード端子Ｎ2t+1（但し、ｔ
は整数）よりも、各ｎチャネル型トランジスタＴ1 〜Ｔ
n のほぼしきい値ＶTN分だけ高い電位となる。
DDであり、クロックΦ２の印加端子１１がグランド電位
のとき、ノード端子Ｎ0 からノード端子Ｎ1 、ノード端
子Ｎ 2 からノード端子Ｎ3 、ノード端子Ｎn-3 からノー
ド端子Ｎn-2 へ電流が流れる。すなわち、ノード端子Ｎ
2t（但し、ｔは整数）は、ノード端子Ｎ2t+1（但し、ｔ
は整数）よりも、各ｎチャネル型トランジスタＴ1 〜Ｔ
n のほぼしきい値ＶTN分だけ高い電位となる。
【００２４】次に、クロックΦ１の印加端子１０がグラ
ンド電位に下がろうとすると、各ノード端子Ｎ0 ，
Ｎ2 ，・・Ｎ2t（但し、ｔは整数）の電位は、電源電圧
ＶDD分だけ下がろうとするが、キャパシタカップリング
により左側から電流が供給される。これにより、各ノー
ド端子Ｎ0 ，Ｎ2 ，・・Ｎ2t（但し、ｔは整数）の電位
は、前述のクロックΦ１の印加端子１０がグランド電位
であったときよりも上昇することとなる。
ンド電位に下がろうとすると、各ノード端子Ｎ0 ，
Ｎ2 ，・・Ｎ2t（但し、ｔは整数）の電位は、電源電圧
ＶDD分だけ下がろうとするが、キャパシタカップリング
により左側から電流が供給される。これにより、各ノー
ド端子Ｎ0 ，Ｎ2 ，・・Ｎ2t（但し、ｔは整数）の電位
は、前述のクロックΦ１の印加端子１０がグランド電位
であったときよりも上昇することとなる。
【００２５】次に、クロックΦ２の印加端子１１が電源
電圧ＶDDになると、今度は、ノード端子Ｎ2t-1（但し、
ｔは自然数）からノード端子Ｎ2t（但し、ｔは自然数）
へ電流が供給され、クロックΦ２の印加端子１１がグラ
ンド電位に戻ると、ノード端子Ｎ2t-2からノード端子Ｎ
2t-1へ電流が供給され、結果的にノード端子Ｎ2t-1の電
位が前述のサイクルより上昇する。
電圧ＶDDになると、今度は、ノード端子Ｎ2t-1（但し、
ｔは自然数）からノード端子Ｎ2t（但し、ｔは自然数）
へ電流が供給され、クロックΦ２の印加端子１１がグラ
ンド電位に戻ると、ノード端子Ｎ2t-2からノード端子Ｎ
2t-1へ電流が供給され、結果的にノード端子Ｎ2t-1の電
位が前述のサイクルより上昇する。
【００２６】容量Ｃ1 ，Ｃ2 などのカップリング比（他
の浮遊容量を含めた容量に対する割合）をα、クロック
Φ１の印加端子１０およびクロックΦ２の印加端子１１
に印加されるクロックの振幅をＶOSC とすると、一段当
たりおよそ〔数５〕に示す値上昇することとなる。
の浮遊容量を含めた容量に対する割合）をα、クロック
Φ１の印加端子１０およびクロックΦ２の印加端子１１
に印加されるクロックの振幅をＶOSC とすると、一段当
たりおよそ〔数５〕に示す値上昇することとなる。
【００２７】
【数５】αＶOSC −ＶTN 各ｎチャネル型トランジスタＴ1 〜Ｔn のしきい値ＶTN
は、基板バイアス効果により、段々値が大きくなるので
段数とともに昇圧効率は劣化する。また、リップルの低
減および過昇圧防止のために、ｎチャネル型トランジス
タＴL1〜ＴLmを用いて電圧リミッタを構成し、出力端子
１５に接続してある。この電圧リミッタにより、昇圧さ
れる電位が電源電圧ＶDDにｍＶTNを加算した値に制限さ
れており、この電位まで昇圧された後に定常状態とな
る。
は、基板バイアス効果により、段々値が大きくなるので
段数とともに昇圧効率は劣化する。また、リップルの低
減および過昇圧防止のために、ｎチャネル型トランジス
タＴL1〜ＴLmを用いて電圧リミッタを構成し、出力端子
１５に接続してある。この電圧リミッタにより、昇圧さ
れる電位が電源電圧ＶDDにｍＶTNを加算した値に制限さ
れており、この電位まで昇圧された後に定常状態とな
る。
【００２８】このように実施例によれば、デジタル回路
部１に印加する電源電圧を昇圧回路３により昇圧してア
ナログ回路部２の電源電圧としたことにより、単一電源
によりデジタル回路部１に電源電圧を印加することで、
このデジタル回路部１に印加する電源電圧よりも高い電
源電圧をアナログ回路部２に印加することができる。し
たがって、デジタル回路部１に低電源電圧を印加して
も、アナログ回路部２のアナログ特性が劣化することが
ない。
部１に印加する電源電圧を昇圧回路３により昇圧してア
ナログ回路部２の電源電圧としたことにより、単一電源
によりデジタル回路部１に電源電圧を印加することで、
このデジタル回路部１に印加する電源電圧よりも高い電
源電圧をアナログ回路部２に印加することができる。し
たがって、デジタル回路部１に低電源電圧を印加して
も、アナログ回路部２のアナログ特性が劣化することが
ない。
【００２９】その結果、単一電源を使用し、ポータブル
化のために電源電圧を下げても、高性能なアナログ特性
が得られるアナログ・デジタル回路混在型半導体装置を
得ることができる。なお、クロックΦ１およびクロック
Φ２は、デジタル回路部１およびアナログ回路部２のど
ちらから供給しても良い。また、昇圧回路３の回路構成
は上述のようなＥＥＰＲＯＭで使用されている昇圧回路
の回路構成に限定されることはない。
化のために電源電圧を下げても、高性能なアナログ特性
が得られるアナログ・デジタル回路混在型半導体装置を
得ることができる。なお、クロックΦ１およびクロック
Φ２は、デジタル回路部１およびアナログ回路部２のど
ちらから供給しても良い。また、昇圧回路３の回路構成
は上述のようなＥＥＰＲＯＭで使用されている昇圧回路
の回路構成に限定されることはない。
【００３０】
【発明の効果】この発明のアナログ・デジタル回路混在
型半導体装置によれば、デジタル回路部に印加する電源
電圧を昇圧回路により昇圧してアナログ回路部の電源電
圧としたことにより、単一電源によりデジタル回路部に
電源電圧を印加することで、このデジタル回路部に印加
する電源電圧よりも高い電源電圧をアナログ回路部に印
加することができる。したがって、デジタル回路部に低
電源電圧を印加しても、アナログ回路部のアナログ特性
が劣化することがない。
型半導体装置によれば、デジタル回路部に印加する電源
電圧を昇圧回路により昇圧してアナログ回路部の電源電
圧としたことにより、単一電源によりデジタル回路部に
電源電圧を印加することで、このデジタル回路部に印加
する電源電圧よりも高い電源電圧をアナログ回路部に印
加することができる。したがって、デジタル回路部に低
電源電圧を印加しても、アナログ回路部のアナログ特性
が劣化することがない。
【００３１】その結果、単一電源を使用し、ポータブル
化のために電源電圧を下げても、高性能なアナログ特性
が得られるアナログ・デジタル回路混在型半導体装置を
得ることができる。
化のために電源電圧を下げても、高性能なアナログ特性
が得られるアナログ・デジタル回路混在型半導体装置を
得ることができる。
【図１】この発明の一実施例のアナログ・デジタル回路
混在型半導体装置の構成を示すブロック図である。
混在型半導体装置の構成を示すブロック図である。
【図２】昇圧回路３の構成を示す回路図である。
【図３】従来のアナログ・デジタル回路混在型半導体装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図４】ＭＯＳ型オペアンプ回路の構成を示す回路図で
ある。
ある。
１ デジタル回路部 ２ アナログ回路部 ３ 昇圧回路 100 シリコン基板（半導体基板）
Claims (1)
- 【請求項１】 同一半導体基板上に、アナログ回路部，
デジタル回路部および昇圧回路を備え、 前記デジタル回路部に印加する電源電圧を前記昇圧回路
により昇圧して前記アナログ回路部の電源電圧としたア
ナログ・デジタル回路混在型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19818992A JP2633774B2 (ja) | 1992-07-24 | 1992-07-24 | アナログ・デジタル回路混在型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19818992A JP2633774B2 (ja) | 1992-07-24 | 1992-07-24 | アナログ・デジタル回路混在型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0645528A JPH0645528A (ja) | 1994-02-18 |
| JP2633774B2 true JP2633774B2 (ja) | 1997-07-23 |
Family
ID=16386958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19818992A Expired - Lifetime JP2633774B2 (ja) | 1992-07-24 | 1992-07-24 | アナログ・デジタル回路混在型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2633774B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3102833B2 (ja) * | 1994-09-06 | 2000-10-23 | 株式会社 沖マイクロデザイン | 昇圧回路 |
| JP3781736B2 (ja) | 2003-05-09 | 2006-05-31 | ローム株式会社 | 半導体装置及びこれを用いたオーディオ機器 |
-
1992
- 1992-07-24 JP JP19818992A patent/JP2633774B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0645528A (ja) | 1994-02-18 |
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