JPH02234460A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH02234460A JPH02234460A JP1053865A JP5386589A JPH02234460A JP H02234460 A JPH02234460 A JP H02234460A JP 1053865 A JP1053865 A JP 1053865A JP 5386589 A JP5386589 A JP 5386589A JP H02234460 A JPH02234460 A JP H02234460A
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- 239000000758 substrate Substances 0.000 claims abstract description 66
- 230000010355 oscillation Effects 0.000 claims description 12
- 238000000034 method Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 4
- 101100464782 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CMP2 gene Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 101100339482 Colletotrichum orbiculare (strain 104-T / ATCC 96160 / CBS 514.97 / LARS 414 / MAFF 240422) HOG1 gene Proteins 0.000 description 1
- 101000957815 Culex pipiens Alpha-glucosidase Proteins 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体集積回路技術さらには基板電位の安定化
方式に適用して特に有効な技術に関し、例えば基板電位
発生回路のレイアウト方式に利用して有効な技術に関す
る。
方式に適用して特に有効な技術に関し、例えば基板電位
発生回路のレイアウト方式に利用して有効な技術に関す
る。
［従来の技術コ
大規模な半導体集積回路では、基板電位発生回路を設け
て基板電位の安定化を図っている。しかし半導体集積回
路は高集積化に伴って素子寸法が小さくなるほど電界強
度が高くなり、基板電流が流れ易くなって基板電位が不
安定になる。
て基板電位の安定化を図っている。しかし半導体集積回
路は高集積化に伴って素子寸法が小さくなるほど電界強
度が高くなり、基板電流が流れ易くなって基板電位が不
安定になる。
なお、基板電位発生回路に関する発明としては、特開昭
５５−１３５６６号がある。
５５−１３５６６号がある。
［発明が解決しようとする課題］
従来の基板電位発生回路は、半導体集積回路が形成され
るチップの端に局所的に配置されていた６しかしながら
、半導体集積回路の微細化に伴う基板電流の増大に対処
するためには基板電位発生回路を大型化しなくてはなら
ない。また、集積回路の大容量、大規模化に対し、歩留
りの向上を図るためにはチップサイズは小さいほどよい
ため、チップ上の空きスペースが次第に少なくなる傾向
にある。そのため、基板電位発生回路のチップ上へのレ
イアウトがますます困難になってきている。
るチップの端に局所的に配置されていた６しかしながら
、半導体集積回路の微細化に伴う基板電流の増大に対処
するためには基板電位発生回路を大型化しなくてはなら
ない。また、集積回路の大容量、大規模化に対し、歩留
りの向上を図るためにはチップサイズは小さいほどよい
ため、チップ上の空きスペースが次第に少なくなる傾向
にある。そのため、基板電位発生回路のチップ上へのレ
イアウトがますます困難になってきている。
さらに、従来の局所的に配置した基板電位発生回路にあ
っては，チップサイズが増大されるとチップ上の各回路
部分に基板電位を供給するため配線を引き回す量が多く
なり，その分寄生容量が増大して大きなスタンバイパワ
ーが要求されるようになるとともに，基板電位の安定供
給も難しくなるという問題点がある。
っては，チップサイズが増大されるとチップ上の各回路
部分に基板電位を供給するため配線を引き回す量が多く
なり，その分寄生容量が増大して大きなスタンバイパワ
ーが要求されるようになるとともに，基板電位の安定供
給も難しくなるという問題点がある。
本発明の目的は、基板電位発生回路のレイアウトを、容
易に行なえるようにするとともに、チップサイズの低減
を図り、かつ集積回路が大規模化されてもチップ全体に
安定した基板電位を供給できるようにすることにある。
易に行なえるようにするとともに、チップサイズの低減
を図り、かつ集積回路が大規模化されてもチップ全体に
安定した基板電位を供給できるようにすることにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
［課題を解決するための手段］
本顕において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、半導体集積回路が形成される半導体チップの
各部に、チップ全体として必要な能力よりも小さな供給
能力を有する複数の基板電位発生回路を分散配置して、
基板電位を供給させ、全基板電位発生回路によってチッ
プ全体に要求される基板電位供給能力を満足するように
各基板電位発生回路を構成する素子の定数を決定するも
のである． ［作用］ 上記した手段によれば，個々の基板電位発生回路の占有
面積が小さくなるため、レイアウトが容易に行なえ、か
つチップの空きスペースを有効に利用して配置できるよ
うになって、チップサイズの増大を抑えることができる
とともに、基板電位が分散的に供給されるため、配線長
が短くなって安定した基板電位を供給できるようになる
．以下図面を用いて本発明の実施例を説明する。
各部に、チップ全体として必要な能力よりも小さな供給
能力を有する複数の基板電位発生回路を分散配置して、
基板電位を供給させ、全基板電位発生回路によってチッ
プ全体に要求される基板電位供給能力を満足するように
各基板電位発生回路を構成する素子の定数を決定するも
のである． ［作用］ 上記した手段によれば，個々の基板電位発生回路の占有
面積が小さくなるため、レイアウトが容易に行なえ、か
つチップの空きスペースを有効に利用して配置できるよ
うになって、チップサイズの増大を抑えることができる
とともに、基板電位が分散的に供給されるため、配線長
が短くなって安定した基板電位を供給できるようになる
．以下図面を用いて本発明の実施例を説明する。
［実施例］
第１図には本発明において使用される基板電位？生回路
の構成例が示されている。
の構成例が示されている。
この実施例の基板電位発生回路ＶＢＧは、２個の発振回
路ｏＳＣ１，ＯＳＣ２と、２個のチャージポンプ回路Ｃ
ＰＭ■，ＣＭＰ２とにより構成されてイル。発振回路Ｏ
ＳＣ，，ｏｓｃｚは、例えばＣＭＯＳインバータが継続
接続されてなるリングオシレータからなり、チャージポ
ンプ回路Ｃ Ｐ Ｍ． ，ＣＭＰ２は．ＭＯＳＦＥＴか
らなる容量素子Ｃとダイオード接続されたＭＯＳＦＥＴ
からなるクランプ素子Ｑ．， Ｑ．とにより構成されて
いる。
路ｏＳＣ１，ＯＳＣ２と、２個のチャージポンプ回路Ｃ
ＰＭ■，ＣＭＰ２とにより構成されてイル。発振回路Ｏ
ＳＣ，，ｏｓｃｚは、例えばＣＭＯＳインバータが継続
接続されてなるリングオシレータからなり、チャージポ
ンプ回路Ｃ Ｐ Ｍ． ，ＣＭＰ２は．ＭＯＳＦＥＴか
らなる容量素子Ｃとダイオード接続されたＭＯＳＦＥＴ
からなるクランプ素子Ｑ．， Ｑ．とにより構成されて
いる。
この実施例では、２つの基板電位発生回路ＶＲＧよと■
ＢＧ２が、第２図（Ａ）に示すように半導体チップ１の
両端に分散して配置されている。
ＢＧ２が、第２図（Ａ）に示すように半導体チップ１の
両端に分散して配置されている。
特に制限されないが，２つの基板電位発生回路ＶＢＧＩ
，ＶＢＧ２（７）うちＶＢＧ１は待機時（スタンバイモ
ード）の供給用で、モードに関係なく常時動作される。
，ＶＢＧ２（７）うちＶＢＧ１は待機時（スタンバイモ
ード）の供給用で、モードに関係なく常時動作される。
一方、基板電位発生回路ＶＢＧ，は動作時の供給用で，
回路の動作時および待機時でも基板電位が浅いときに動
作するように制御信号φによって制御される． さらに、この実施例では、発振回路ＯＳＣ１で発生され
た発振信号ｏｓｃがインバータを介してフローティング
ノード補償回路ＦＮＣに供給されるように構成されてい
る． フローティングノード補償回路ＦＮＣは、例えば第４図
に示すような回路により、電位がフローティングされる
ノードもしくは信号線の電荷がリークにより抜けて電位
が下がった場合、電荷を徐々に補給して電位を補償する
もので、例えばメモリのワード線レベルを補償する場合
に利用される．なお，上記実施例では，２個の基板電位
発生回路を半導体チップ上に分散配置したものについて
説明したが、第２図（Ｂ）のように４個の基板電位発生
回路ＶＢＧ１〜ＶＢＧ，を半導体チップ１の四隅にそれ
ぞれ分散配置するようにしてもよい。
回路の動作時および待機時でも基板電位が浅いときに動
作するように制御信号φによって制御される． さらに、この実施例では、発振回路ＯＳＣ１で発生され
た発振信号ｏｓｃがインバータを介してフローティング
ノード補償回路ＦＮＣに供給されるように構成されてい
る． フローティングノード補償回路ＦＮＣは、例えば第４図
に示すような回路により、電位がフローティングされる
ノードもしくは信号線の電荷がリークにより抜けて電位
が下がった場合、電荷を徐々に補給して電位を補償する
もので、例えばメモリのワード線レベルを補償する場合
に利用される．なお，上記実施例では，２個の基板電位
発生回路を半導体チップ上に分散配置したものについて
説明したが、第２図（Ｂ）のように４個の基板電位発生
回路ＶＢＧ１〜ＶＢＧ，を半導体チップ１の四隅にそれ
ぞれ分散配置するようにしてもよい。
その場合，４個の基板電位発生回路ＶＢ０１〜ＶＢＧ，
によってトータルの供給能力が満足されるように個々の
回路を構成する素子の定数を決定してやればよい．従っ
て、基板電位発生回路の数が多くなるほど一つ一つの基
板電位発生回路の占有面積は小さくなる。その結果，チ
ップ上の僅かな空きスペースを利用して基板電位発生回
路を配置することができ，レイアウトが容易になるとと
もに，チップサイズを低減できるようになる。また，基
板電位発生回路の配置はチップの端に限定されず、半導
体チップ内の特に基板電位の不安定になり易い部位に複
数の基板電位発生回路のうちの一つを配置するようにす
るのがよい。
によってトータルの供給能力が満足されるように個々の
回路を構成する素子の定数を決定してやればよい．従っ
て、基板電位発生回路の数が多くなるほど一つ一つの基
板電位発生回路の占有面積は小さくなる。その結果，チ
ップ上の僅かな空きスペースを利用して基板電位発生回
路を配置することができ，レイアウトが容易になるとと
もに，チップサイズを低減できるようになる。また，基
板電位発生回路の配置はチップの端に限定されず、半導
体チップ内の特に基板電位の不安定になり易い部位に複
数の基板電位発生回路のうちの一つを配置するようにす
るのがよい。
さらに上記実施例では、発振回路ｏＳＣとチャージポン
プ回路ＣＰＭをＬ対１の関係で設けているが、発振回路
の数よりもチャージポンプ回路の数を多くし、共通の発
振回路から複数のチャージポンプ回路に対して発振信号
を供給するように構成することも可能である。
プ回路ＣＰＭをＬ対１の関係で設けているが、発振回路
の数よりもチャージポンプ回路の数を多くし、共通の発
振回路から複数のチャージポンプ回路に対して発振信号
を供給するように構成することも可能である。
次に、第３図に本発明の他の実施例を示す，この実施例
は，基板電位発生回路ＶＢＧ．，ＶＢＧ，を半導体チッ
プ１の上下２カ所に配置するとともに発生された基板電
位をチップ全体に供給するためのアルミニウム配線２を
配設したものである。配線２は，チップ１の周縁のみな
らず例えばメモリではデコーダが配置されるような領域
を利用してチップの中央にも延設されている。これによ
って、チップ全体に亘って基板電位が安定化される。
は，基板電位発生回路ＶＢＧ．，ＶＢＧ，を半導体チッ
プ１の上下２カ所に配置するとともに発生された基板電
位をチップ全体に供給するためのアルミニウム配線２を
配設したものである。配線２は，チップ１の周縁のみな
らず例えばメモリではデコーダが配置されるような領域
を利用してチップの中央にも延設されている。これによ
って、チップ全体に亘って基板電位が安定化される。
以上説明したように上記実施例は、半導体集積回路が形
成される半導体チップの各部に，チップ全体として必要
な能力よりも小さな供給能力を有する複数の基板電位発
生回路を分散配置して、躯板電位を供給させ、全基板電
位発生回路によってチップ全体に要求される基板電位供
給能力を満足するように各基板電位発生回路を橘成する
素子の定数を決定するようにしたので，個々の基板電位
発生回路の占有面積が小さくなるという作用により、レ
イアウトが容易に行なえ、かつチップの空きスペースを
有効に利用して配置できるようになって，チップサイズ
の増大を抑えることができろとともに、基板電位が分散
的に供給されるため、配線長が短くなってスタンバイパ
ワーが／Ｉｓさくで済むとともに安定した基板電位を供
給できるようになるという効果がある。
成される半導体チップの各部に，チップ全体として必要
な能力よりも小さな供給能力を有する複数の基板電位発
生回路を分散配置して、躯板電位を供給させ、全基板電
位発生回路によってチップ全体に要求される基板電位供
給能力を満足するように各基板電位発生回路を橘成する
素子の定数を決定するようにしたので，個々の基板電位
発生回路の占有面積が小さくなるという作用により、レ
イアウトが容易に行なえ、かつチップの空きスペースを
有効に利用して配置できるようになって，チップサイズ
の増大を抑えることができろとともに、基板電位が分散
的に供給されるため、配線長が短くなってスタンバイパ
ワーが／Ｉｓさくで済むとともに安定した基板電位を供
給できるようになるという効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
チャージポンプ回路を構成するクランプ素子としてダイ
オード接続されたＭＯＳＦＥＴを使用しテイルが、ＭＯ
ＳＦＥＴの代わりにＰＮ接合ダイオード等をチップ上に
形成して使用するようにしてもよい。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
チャージポンプ回路を構成するクランプ素子としてダイ
オード接続されたＭＯＳＦＥＴを使用しテイルが、ＭＯ
ＳＦＥＴの代わりにＰＮ接合ダイオード等をチップ上に
形成して使用するようにしてもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＣＭＯＳ−ＬＳ Ｉ
に適用したものについて説明したがこの発明はそれに限
定されものでなく、半導体集積回路一般に利用すること
ができる。
をその背景となった利用分野であるＣＭＯＳ−ＬＳ Ｉ
に適用したものについて説明したがこの発明はそれに限
定されものでなく、半導体集積回路一般に利用すること
ができる。
〔発明の効果コ
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
． すなわち，基板電位発生回路のレイアウトが容易に行な
えるようになるとともに、チップサイズが低減され、か
つ集積回路が大規模化されてもチップ全体に安定した基
板電位を供給できるようになる。
て得られる効果を簡単に説明すれば下記のとおりである
． すなわち，基板電位発生回路のレイアウトが容易に行な
えるようになるとともに、チップサイズが低減され、か
つ集積回路が大規模化されてもチップ全体に安定した基
板電位を供給できるようになる。
第１図は本発明を適用した基板電位発生回路の一実施例
を示すブロック図， 第２図（Ａ），（Ｂ）はそれぞれ基板電位発生回路の配
置の例を示すレイアウト図、 第３図は本発明の第２の実施例を示すレイアウト図、 第４図はフローティングノード補償回路の例を示す回路
図である。 １・・・・半導体チップ、２・・・・基板電位供給用配
線，ＶＢＧ．〜ＶＢＧ４・・・・基板電位発生回路、ｏ
ｓｃ，，ｏｓｃ，−−−・発振回路、ＣＰＭ１，ＣＰＭ
２・・・・チャージポンプ回路。 第 図 Ｖ日Ｇ２ Ｖ８Ｇ４ ＶＢＧｇ 第 図 第 図
を示すブロック図， 第２図（Ａ），（Ｂ）はそれぞれ基板電位発生回路の配
置の例を示すレイアウト図、 第３図は本発明の第２の実施例を示すレイアウト図、 第４図はフローティングノード補償回路の例を示す回路
図である。 １・・・・半導体チップ、２・・・・基板電位供給用配
線，ＶＢＧ．〜ＶＢＧ４・・・・基板電位発生回路、ｏ
ｓｃ，，ｏｓｃ，−−−・発振回路、ＣＰＭ１，ＣＰＭ
２・・・・チャージポンプ回路。 第 図 Ｖ日Ｇ２ Ｖ８Ｇ４ ＶＢＧｇ 第 図 第 図
Claims (1)
- 【特許請求の範囲】 １、同一半導体チップ上に複数個の基板電位発生回路が
分散配置され、各回路により分散的に基板電位の供給が
行なわれるように構成されていることを特徴とする半導
体集積回路装置。 ２、上記基板電位発生回路は、少なくとも１つの発振回
路と複数個のチャージポンプ回路とから構成され、その
うちチャージポンプ回路が半導体チップ上に複数個配置
され、共通の発振回路からの発振信号を受けるように構
成されていることを特徴とする請求項１記載の半導体集
積回路装置。 ３、基板電位を供給するための配線が、半導体チップ上
全面に亘って上記基板電位発生回路から延設されている
ことを特徴とする請求項１または２記載の半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1053865A JPH02234460A (ja) | 1989-03-08 | 1989-03-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1053865A JPH02234460A (ja) | 1989-03-08 | 1989-03-08 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02234460A true JPH02234460A (ja) | 1990-09-17 |
Family
ID=12954662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1053865A Pending JPH02234460A (ja) | 1989-03-08 | 1989-03-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02234460A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996008070A1 (fr) * | 1994-09-06 | 1996-03-14 | Oki Electric Industry Co., Ltd. | Circuit de preamplification |
-
1989
- 1989-03-08 JP JP1053865A patent/JPH02234460A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996008070A1 (fr) * | 1994-09-06 | 1996-03-14 | Oki Electric Industry Co., Ltd. | Circuit de preamplification |
| US5877650A (en) * | 1994-09-06 | 1999-03-02 | Oki Electric Industry Co., Ltd. | Booster circuit |
| US6225853B1 (en) | 1994-09-06 | 2001-05-01 | Oki Electric Industry Co., Ltd. | Booster circuit |
| US6297690B1 (en) | 1994-09-06 | 2001-10-02 | Oki Electric Industry Co., Ltd. | Booster circuit |
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