JPS62261144A - 半導体集積回路 - Google Patents

半導体集積回路

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Publication number
JPS62261144A
JPS62261144A JP61104293A JP10429386A JPS62261144A JP S62261144 A JPS62261144 A JP S62261144A JP 61104293 A JP61104293 A JP 61104293A JP 10429386 A JP10429386 A JP 10429386A JP S62261144 A JPS62261144 A JP S62261144A
Authority
JP
Japan
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input
cells
output
chip
region
Prior art date
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Pending
Application number
JP61104293A
Other languages
English (en)
Inventor
Yoichi Kuramitsu
蔵満　洋一
Takahiko Arakawa
荒川　隆彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Priority to DE19873715116 priority patent/DE3715116A1/de
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Priority to US07/287,525 priority patent/US4853757A/en
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11898—Input and output buffer/driver structures

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、論理規模に比し入出力端子数の多いマスタ
ースライス回路を提供する半導体集積回路に関するもの
である。
〔従来の技術〕
論理ＬＳＩにおいては、機能上「構成する論理規模Ｇ（
以下単に「ゲート数」と略称する）と入出力端子数Ｎに
は式（１）の関係が成立する」と言う「レンツの経験則
」　（文献Ｒ，Ｌ、ルッソ　“オンゾ　トレード　オフ
　ビトウィーン　ロジックパフォーマンス　アンド　サ
ーキット・ツー・ピン　レイシラ　フォー　ＬＳＩ”、
ＩＥＥＥ　　）ランザクシッンズ　コンピューターズ、
Ｃ２１１４７〜１５３頁　１９７２年２月（Ｒ，Ｌ、Ｒ
ｕ５ｓｕｏ、　Ｏｎ　ｔｈｅＴｒａｄｅ−ｏｆｆ　ｂｅ
ｔｗｅｅｎ　Ｌｏｇｉｃ　Ｐｅｒｆｏｒｍａｎｃｅ　ａ
ｎｄ　Ｃ１ｒｃｕｉｔ−ｔｏ−Ｐｉｎ　Ｒａｔｉｏ　ｆ
ｏｒ　ＬＳＩ’＋ＩＢＥＩ！↑ｒａｎｓ、ｃｏｍｐｕｔ
ｏｒｓ、　Ｃ２１，ＰＰ、　１４７−１５３．　Ｆｅｂ
、　１９７２．）が存在する。
ＮｃＣＧ’　　　　（１’　：　０．４〜０．７）　　
　　　（１）以下式１１）をＮ、と略記する。
一方端子数Ｎは、構造面からもゲート数Ｇに規定される
。何故ならゲートアレイを始めとするマスタスライスＬ
ＳＩでは、入出力用セル（ポンディングパッドを含む）
は、マスク工程において既に形成されている。
第２図において、１はダイシングライン、２はゲート構
成用素子（以下単にＢＣと略称する）領域、３は用途が
入出力専用に限定された入出力専用セルからなる入出力
セル領域である。
このような従来の回路においては、図のように入出力用
セル３はダイシングライン１゛の内側、ＢＣ領域２の外
周に沿って並んでいるのが常である。
従ってゲート数の増大は、ＢＣ’％ｌ域２の増大を招き
、その外周にある入出力領域３、即ち外周に沿って用意
された入出力端子数（これを以下Ｎ、とする）を増大さ
せる。
さて微細化のレベルが２μｍ程度であれば、弐（２）が
成立 ＮＰ≧Ｎ　Ｇ　　　　　　　　（２） しており、第３図に斜線部で示す過剰の入出力領域４が
チップ内にあった。従ってチップサイズはＮ６だけで決
めることができた。ところが２μｍ以下に微細化される
と、ＢＣ領域２は小さくなって、式（３）の関係が成立
する場合が多くなった。
ＮＰ＜ＮＧ　　　　　（３１ そこで式（２）の関係にするためには、不足する入出力
端子を設ける必要が生じ、チップサイズを拡大せざるを
得ない。第４図において斜線部５は、チップ増大に伴う
ＢＣ領域の中空領域（使用不能領域）　ＳＪＩ域である
。ここで該中空領域５をＢＣ領域として使うと、ゲート
数増大分だけの入出力端子が必要で、更にチップを拡大
せねばならないという悪循環を生ずることとなる。
〔発明が解決しようとする問題点〕
従来のゲートアレイ・マスタスライスＬＳＩでは、ダイ
シングラインの内側にのみ入出力セルが固定されている
ので、２μｍ以下では、入出力端子数確保のために、チ
ップサイズを大きくしなければならないという問題点が
あった。
この発明は上記のような問題点を解消するためになされ
たもので、常にゲート規模に応じた入出力端子を形成す
ることのできる半導体集積回路を提供することを目的と
する。
〔問題点を解消するための手段〕
この発明に係る半導体集積回路は、ゲート領域およびそ
の周辺の入出力セル領域をすべて人出力セルにも構成で
きる論理構成用素子で形成し、上記入出力セル領域のす
べておよび上記ゲート領域の任意の箇所の論理構成用セ
ルをスライス工程で入出力セルとして構成したものであ
る。
〔作用〕
この発明においては、ゲート領域およびその周辺の入出
力セル領域をすべて入出力セルにも構成できる論理構成
用素子で形成し、上記入出力セル領域のすべておよび上
記ゲート？ｉｌ域の任意の箇所の論理構成用セルをスラ
イス工程で入出力セルとして構成したから、入出力セル
を、チップ周辺のみならず、チップ内の任意の場所に形
成することができ、全体でＮｃに一致する入出力セルを
用意できる。従って、従来のように入出力端子数の確保
のためにチップサイズを大きくしなければならないとい
うことはなくなる。
〔実施例〕
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例による半導体集積回路を示し、
図において、１はダイシングライン、２はチップ全面に
広げられたＢＣ領域、２０はこのＢＣｊｌ域２中のチッ
プ周辺位置のＢＣＢセルによる第１の入出力セル領域、
２１はチップ中に追加されたＢＣＢセルによる第２の入
出力セル領域であり、ここで、ＢＣＢセルは論理回路構
成用のべ一゛シックセル（ＢＣバッファセル）である。
今仮に、本回路において、式（３）が成立していたとす
れば、先ずチップ周辺の従来の入出力専用セルの並んで
いた位置に、ＢＣＢセルを用いて第１の入出力セル２０
を形成しておく。そして入出力セルの不足分については
、チップ内部の任意の場所にＢＣＢセルを用いて第２の
入出力セル２１を形成することによりこれを補えばよい
。
この際、第２の入出力セル２１の追加による入出力端子
数の増加は、ゲー）　？ｉｌｉ域２を減少させるので、
入出力端子数とゲート数との平衡点が必ず存在し、チッ
プ内に中空領域の存在しないＬＳＩを設計できるという
効果がある。
〔発明の効果〕
以上のように、この発明によれば、半導体集積回路にお
いて、入出力セルを、論理回路構成用のＢＣ（ベーシッ
クセル）で構成するようにしだので、入出力セルを入出
力端子数の多少に関係なく必要な数だけ形成できて、未
使用人出力セル領域を無くすことができ、その結果、マ
スタスライスのＬＳＩ実効ゲート密度を向上できる効果
がある。
【図面の簡単な説明】
第１図ないし第４図は全て、マスタスライスチップの概
念図を示し、第１図は、斌ヰ功刹瀦埼本発明の一実施例
による半導体集積回路を示す概念図、第２図は、マスタ
スライスＬＳＩ一般の例を示す概念図、第３図は、式（
２）が成立する回路を従来方式で設計した場合の概念図
、第４図は、式（３）の関係を従来の技術で解消したＬ
ＳＩの概念図である。 １はダイシングライン、２はゲート領域、３は入出力セ
ル領域、４は過剰な入出力領域、５はゲート領域内の中
空領域、２０はＢＣＢセルによって形成された第１の入
出力セル領域、２１は追加された第２の入出力セル領域
である。 なお図中同一符号は同−又は相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. （１）マスタスライスＬＳＩにおいて、 ゲート領域およびその周辺の入出力セル領域をすべて入
    出力セルにも構成できる論理構成用素子で形成し、 上記入出力セル領域のすべておよび上記ゲート領域の任
    意の箇所の論理構成用セルをスライス工程で入出力セル
    として構成したことを特徴とする半導体集積回路。
JP61104293A 1986-05-07 1986-05-07 半導体集積回路 Pending JPS62261144A (ja)

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JP61104293A JPS62261144A (ja) 1986-05-07 1986-05-07 半導体集積回路
DE19873715116 DE3715116A1 (de) 1986-05-07 1987-05-06 Integrierte halbleiterschaltung
US07/287,525 US4853757A (en) 1986-05-07 1988-12-19 Semiconductor integrated circuit

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