JPH05152290A - 多層配線方法 - Google Patents
多層配線方法Info
- Publication number
- JPH05152290A JPH05152290A JP31470591A JP31470591A JPH05152290A JP H05152290 A JPH05152290 A JP H05152290A JP 31470591 A JP31470591 A JP 31470591A JP 31470591 A JP31470591 A JP 31470591A JP H05152290 A JPH05152290 A JP H05152290A
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- Japan
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- wiring
- layer
- dynamic
- dynamic node
- circuit
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 下層配線で構成されたダイナミックノ−ドを
有する半導体集積回路の多層配線方法において、ダイナ
ミックノ−ドと上層配線の重なりを除去し、回路の誤動
作を防止する。 【構成】 第１層Ａｌ配線等から構成されたダイナミッ
クノ−ドＮ2上にあらかじめ破線で囲まれた禁止領域
（１１）をあらかじめ設け、該禁止領域（１１）と重な
り合わないように第２層Ａｌ配線等から構成された上層
配線（１２）の自動配線を行う。なお、禁止領域（１
１）は、第２層Ａｌ配線と同一のレイヤ−で構成する。
有する半導体集積回路の多層配線方法において、ダイナ
ミックノ−ドと上層配線の重なりを除去し、回路の誤動
作を防止する。 【構成】 第１層Ａｌ配線等から構成されたダイナミッ
クノ−ドＮ2上にあらかじめ破線で囲まれた禁止領域
（１１）をあらかじめ設け、該禁止領域（１１）と重な
り合わないように第２層Ａｌ配線等から構成された上層
配線（１２）の自動配線を行う。なお、禁止領域（１
１）は、第２層Ａｌ配線と同一のレイヤ−で構成する。
Description
【０００１】
【産業上の利用分野】本発明は、多層配線方法に関し、
特にダイナミックノ−ドを有する半導体集積回路に適し
た多層配線方法に関する。
特にダイナミックノ−ドを有する半導体集積回路に適し
た多層配線方法に関する。
【０００２】
【従来の技術】一般に、大規模な半導体集積回路のシス
テム構成を行うにあたっては、同一の機能を得るのに必
要とする素子数が、スタティック型回路と比べて少なく
て済むダイナミック型回路が多く用いられている。この
種のダイナミック型回路は、一時的に浮遊状態となるい
わゆるダイナミックノ−ドを有しており、駆動回路の出
力がオフしている期間中、このダイナミックノ−ドにお
いて一定の電荷を保持することが必要となる。
テム構成を行うにあたっては、同一の機能を得るのに必
要とする素子数が、スタティック型回路と比べて少なく
て済むダイナミック型回路が多く用いられている。この
種のダイナミック型回路は、一時的に浮遊状態となるい
わゆるダイナミックノ−ドを有しており、駆動回路の出
力がオフしている期間中、このダイナミックノ−ドにお
いて一定の電荷を保持することが必要となる。
【０００３】図３にダイナミック型回路の一例として、
ダイナミック型ラッチ回路を示す。この回路は、ＣＭＯ
Ｓ型のトランスミッションゲ−ト（１）とインバ−タ回
路（２）とを直列に接続することによって構成される。
次に本回路の動作の概略を説明する。クロック信号φが
ハイレベルの時は、トランスミッションゲ−ト（１）は
オン状態であり、入力信号Ｖｉｎはトランスミッション
ゲ−ト（１）をそのまま通過し、次段のインバ−タ回路
（２）で反転されて、出力信号Ｖｏｕｔとして出力され
る。一方、クロック信号φがロウレベルの時は、トラン
スミッションゲ−ト（１）はオフ状態となりダイナミッ
クノ−ドＮ2は浮遊状態となる。この時、ダイナミック
ノ−ドＮ2に読み込まれた情報は、電荷の形でダイナミ
ックノ−ドＮ2に付加されている容量Ｃ1に蓄積される。
ダイナミック型ラッチ回路を示す。この回路は、ＣＭＯ
Ｓ型のトランスミッションゲ−ト（１）とインバ−タ回
路（２）とを直列に接続することによって構成される。
次に本回路の動作の概略を説明する。クロック信号φが
ハイレベルの時は、トランスミッションゲ−ト（１）は
オン状態であり、入力信号Ｖｉｎはトランスミッション
ゲ−ト（１）をそのまま通過し、次段のインバ−タ回路
（２）で反転されて、出力信号Ｖｏｕｔとして出力され
る。一方、クロック信号φがロウレベルの時は、トラン
スミッションゲ−ト（１）はオフ状態となりダイナミッ
クノ−ドＮ2は浮遊状態となる。この時、ダイナミック
ノ−ドＮ2に読み込まれた情報は、電荷の形でダイナミ
ックノ−ドＮ2に付加されている容量Ｃ1に蓄積される。
【０００４】ところで最近では、大規模な半導体集積回
路においては、高集積化をさらに推進するため並びに設
計の自由度を大きくするために、多層配線を用いた自動
配線が行われるようになった。しかし、一般に自動配線
にあっては、２つの機能ブロック間の所要の配線を最短
の距離で配線するというアルゴリズムに基ずいているの
で、例えばＡｌによる２層配線方式の場合には、第１層
Ａｌ配線で構成されたダイナミックノ−ドＮ2上を第２
層Ａｌ配線で構成された上層配線（３）が通過すること
が起こり得る。そうすると、上層配線（３）とダイナミ
ックノ−ドＮ2とは、ある結合容量Ｃ2で結合されるか
ら、上層配線（３）の電圧変化を受けてダイナミックノ
−ドＮ2の電圧が変動して、回路の誤動作を招くおそれ
がある。この種の誤動作を防止するためには、ダイナミ
ックノ−ドＮ2に付加された容量Ｃ1を結合容量Ｃ2と比
べて大きくすればよいが、パタ−ン面積が大きくなる欠
点がある。
路においては、高集積化をさらに推進するため並びに設
計の自由度を大きくするために、多層配線を用いた自動
配線が行われるようになった。しかし、一般に自動配線
にあっては、２つの機能ブロック間の所要の配線を最短
の距離で配線するというアルゴリズムに基ずいているの
で、例えばＡｌによる２層配線方式の場合には、第１層
Ａｌ配線で構成されたダイナミックノ−ドＮ2上を第２
層Ａｌ配線で構成された上層配線（３）が通過すること
が起こり得る。そうすると、上層配線（３）とダイナミ
ックノ−ドＮ2とは、ある結合容量Ｃ2で結合されるか
ら、上層配線（３）の電圧変化を受けてダイナミックノ
−ドＮ2の電圧が変動して、回路の誤動作を招くおそれ
がある。この種の誤動作を防止するためには、ダイナミ
ックノ−ドＮ2に付加された容量Ｃ1を結合容量Ｃ2と比
べて大きくすればよいが、パタ−ン面積が大きくなる欠
点がある。
【０００５】
【発明が解決しようとする課題】上述したように、従来
の多層配線を用いた自動配線方法にあっては、上層配線
がダイナミックノ−ドと重なり合うことがあり、こらに
より回路の誤動作を引き起こすという問題があった。
の多層配線を用いた自動配線方法にあっては、上層配線
がダイナミックノ−ドと重なり合うことがあり、こらに
より回路の誤動作を引き起こすという問題があった。
【０００６】
【課題を解決するための手段】本発明は、上述した課題
に鑑みてなされたものであり、図１に示すように、下層
配線で構成されたダイナミックノ−ドＮ2上にあらかじ
め破線で示した禁止領域（１１）を設け、該禁止領域
（１１）と重ならないように、上層配線（１２）の自動
配線を行うようにしたことを特徴としている。
に鑑みてなされたものであり、図１に示すように、下層
配線で構成されたダイナミックノ−ドＮ2上にあらかじ
め破線で示した禁止領域（１１）を設け、該禁止領域
（１１）と重ならないように、上層配線（１２）の自動
配線を行うようにしたことを特徴としている。
【０００７】
【作用】上述した手段によれば、ダイナミックノ−ドＮ
2上をあらかじめ上層配線（１２）の通過できない禁止
領域（１１）に設定し、該禁止領域（１１）と重ならな
いように上層配線（１２）の自動配線を行っているの
で、結合容量Ｃ2を除去することができ、ダイナミック
動作に伴う誤動作を完全に防止することが可能になる。
2上をあらかじめ上層配線（１２）の通過できない禁止
領域（１１）に設定し、該禁止領域（１１）と重ならな
いように上層配線（１２）の自動配線を行っているの
で、結合容量Ｃ2を除去することができ、ダイナミック
動作に伴う誤動作を完全に防止することが可能になる。
【０００８】
【実施例】次に、本発明の実施例を図面を参照しながら
説明する。図２は、本発明の実施例に係るダイナミック
型ラッチ回路のパタ−ン図である。図において、斜線で
示した矩形の領域が禁止領域（１１）であって、第１層
Ａｌ配線あるいはポリシリコン層等の下層配線から構成
されるダイナミックノ−ドＮ2上に位置するようにＣＡ
Ｄ入力する。禁止領域（１１）は、実際にパタ−ン化さ
れるレイヤ−以外のダミ−のレイヤ−をＣＡＤ入力した
仮想的な構成領域であっても構わない。
説明する。図２は、本発明の実施例に係るダイナミック
型ラッチ回路のパタ−ン図である。図において、斜線で
示した矩形の領域が禁止領域（１１）であって、第１層
Ａｌ配線あるいはポリシリコン層等の下層配線から構成
されるダイナミックノ−ドＮ2上に位置するようにＣＡ
Ｄ入力する。禁止領域（１１）は、実際にパタ−ン化さ
れるレイヤ−以外のダミ−のレイヤ−をＣＡＤ入力した
仮想的な構成領域であっても構わない。
【０００９】本実施例においては、ウエハ−上にパタ−
ン化される第２層Ａｌ配線と同一のレイヤ−によって構
成している点で特徴的である。このようにすると、この
後自動配線の作業を実行するためのコンピュ−タプログ
ラムに従って、第２層Ａｌ配線を構成する場合に、特別
なプログラム処理を付加しなくても、自ずから禁止領域
（１１）と第２層Ａｌ配線からなる上層配線（１２）と
が重なり合うのを防止できるのである。
ン化される第２層Ａｌ配線と同一のレイヤ−によって構
成している点で特徴的である。このようにすると、この
後自動配線の作業を実行するためのコンピュ−タプログ
ラムに従って、第２層Ａｌ配線を構成する場合に、特別
なプログラム処理を付加しなくても、自ずから禁止領域
（１１）と第２層Ａｌ配線からなる上層配線（１２）と
が重なり合うのを防止できるのである。
【００１０】このように、上層配線（１２）とダイナミ
ックノ−ドＮ2との結合容量を除去できるので、ダイナ
ミック動作に伴う誤動作を完全に防止することができる
のである。なお、上述した実施例において、簡単のため
ダイナミック型ラッチ回路を例として説明したが、本発
明は、この他のタイプのダイナミック回路を有する半導
体集積回路の配線方法に広く適用することができる。ま
た、ダイナミック回路のセルをスタンダ−ドセル化し
て、あらかじめセル内に禁止領域（１１）をＣＡＤ入力
しておくことも可能である。これにより、半導体集積回
路を設計する場合、その都度ダイナミックノ−ドを探し
出し、禁止領域（１１）をＣＡＤ入力するという手間を
省くことができる。
ックノ−ドＮ2との結合容量を除去できるので、ダイナ
ミック動作に伴う誤動作を完全に防止することができる
のである。なお、上述した実施例において、簡単のため
ダイナミック型ラッチ回路を例として説明したが、本発
明は、この他のタイプのダイナミック回路を有する半導
体集積回路の配線方法に広く適用することができる。ま
た、ダイナミック回路のセルをスタンダ−ドセル化し
て、あらかじめセル内に禁止領域（１１）をＣＡＤ入力
しておくことも可能である。これにより、半導体集積回
路を設計する場合、その都度ダイナミックノ−ドを探し
出し、禁止領域（１１）をＣＡＤ入力するという手間を
省くことができる。
【００１１】
【発明の効果】以上説明したように、本発明によれば、
ダイナミックノ−ドＮ2上に上層配線（１２）の禁止領
域（１１）を設け、該禁止領域（１１）と重ならないよ
うに、第２層Ａｌ配線から構成された上層配線（１２）
の自動配線を行っているので、ダイナミックノ−ドＮ2
と上層配線（１２）との間の結合容量が除去され、ダイ
ナミック動作に伴う回路の誤動作を起こすことなく自動
配線を行うことが可能となる。
ダイナミックノ−ドＮ2上に上層配線（１２）の禁止領
域（１１）を設け、該禁止領域（１１）と重ならないよ
うに、第２層Ａｌ配線から構成された上層配線（１２）
の自動配線を行っているので、ダイナミックノ−ドＮ2
と上層配線（１２）との間の結合容量が除去され、ダイ
ナミック動作に伴う回路の誤動作を起こすことなく自動
配線を行うことが可能となる。
【００１２】さらに本発明によれば、禁止領域（１１）
を第２層Ａｌ配線のレイヤ−で構成しているので、従来
の自動配線プログラムをそのまま使えるという利点も有
している。
を第２層Ａｌ配線のレイヤ−で構成しているので、従来
の自動配線プログラムをそのまま使えるという利点も有
している。
【図１】本発明の実施例に係るダイナミック型ラッチ回
路の回路図である。
路の回路図である。
【図２】本発明の実施例に係るダイナミック型ラッチ回
路のパタ−ン図である。
路のパタ−ン図である。
【図３】従来例に係るダイナミック型ラッチ回路の回路
図である。
図である。
Claims (2)
- 【請求項１】 下層配線で構成されたダイナミックノ−
ドを有する半導体集積回路の多層配線方法において、前
記ダイナミックノ−ド上に上層配線の禁止領域を設け、
該禁止領域と重ならないように上層配線の自動配線を行
うことを特徴とする多層配線方法。 - 【請求項２】 前記禁止領域が上層配線と同一のレイヤ
−よって構成されることを特徴とする請求項１記載の多
層配線方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31470591A JPH05152290A (ja) | 1991-11-28 | 1991-11-28 | 多層配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31470591A JPH05152290A (ja) | 1991-11-28 | 1991-11-28 | 多層配線方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05152290A true JPH05152290A (ja) | 1993-06-18 |
Family
ID=18056567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31470591A Pending JPH05152290A (ja) | 1991-11-28 | 1991-11-28 | 多層配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05152290A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7309908B2 (en) | 2004-06-04 | 2007-12-18 | Matsushita Electric Industrial Co., Ltd. | Standard cell, semiconductor integrated circuit device of standard cell scheme and layout design method for semiconductor integrated circuit device |
-
1991
- 1991-11-28 JP JP31470591A patent/JPH05152290A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7309908B2 (en) | 2004-06-04 | 2007-12-18 | Matsushita Electric Industrial Co., Ltd. | Standard cell, semiconductor integrated circuit device of standard cell scheme and layout design method for semiconductor integrated circuit device |
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