JPH04102351A - スタンダードセルのバッファ回路 - Google Patents
スタンダードセルのバッファ回路Info
- Publication number
- JPH04102351A JPH04102351A JP21894490A JP21894490A JPH04102351A JP H04102351 A JPH04102351 A JP H04102351A JP 21894490 A JP21894490 A JP 21894490A JP 21894490 A JP21894490 A JP 21894490A JP H04102351 A JPH04102351 A JP H04102351A
- Authority
- JP
- Japan
- Prior art keywords
- buffer circuit
- cell
- buffer
- input
- buffers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 title claims abstract description 109
- 238000000034 method Methods 0.000 abstract description 8
- 230000008859 change Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 7
- 238000011161 development Methods 0.000 description 5
- 230000006872 improvement Effects 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000012937 correction Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明は、半導体集積回路を構築するスタンダードセ
ル方式において、セルとなるバッファ回路の改良に関す
る。
ル方式において、セルとなるバッファ回路の改良に関す
る。
(従来の技術)
従来、各種のカスタムLSIの開発手法の1つとして、
スタンダードセル方式が多用されている。スタンダード
セル方式にあっては、単純な論理ゲートやフリップフロ
ップ等の論理機能を有する回路が、スタンダードセルと
して予め用意され、これらのセルを仕様を満足させるよ
うに自動配置配線して、所望のLSIが設計される。
スタンダードセル方式が多用されている。スタンダード
セル方式にあっては、単純な論理ゲートやフリップフロ
ップ等の論理機能を有する回路が、スタンダードセルと
して予め用意され、これらのセルを仕様を満足させるよ
うに自動配置配線して、所望のLSIが設計される。
このようなスタンダードセル方式において、バッファ回
路は、−数的に駆動能力の異なるものが複数用意されて
いる。回路設計にあっては、これらのバッファ回路の中
から、駆動しようとする負荷に応じた駆動能力を有する
バッファ回路が選択されて用いられていた。
路は、−数的に駆動能力の異なるものが複数用意されて
いる。回路設計にあっては、これらのバッファ回路の中
から、駆動しようとする負荷に応じた駆動能力を有する
バッファ回路が選択されて用いられていた。
このように、スタンダードセルを選択して用いる場合に
、駆動しようとする負荷が、当初の見積り値よりも大幅
に増加すると、選択されたバッファ回路が負荷を十分に
駆動できなくなることがある。このような場合には当初
の負荷に応じて選択されたバッファ回路に変えてスタン
ダードセルの他のバッファ回路の中から、増加した負荷
を十分に駆動できる駆動能力の大きなバッファ回路を選
択して置換えなければならない。
、駆動しようとする負荷が、当初の見積り値よりも大幅
に増加すると、選択されたバッファ回路が負荷を十分に
駆動できなくなることがある。このような場合には当初
の負荷に応じて選択されたバッファ回路に変えてスタン
ダードセルの他のバッファ回路の中から、増加した負荷
を十分に駆動できる駆動能力の大きなバッファ回路を選
択して置換えなければならない。
また、バッファ回路は、駆動能力が大きくなるほどトラ
ンジスタのサイズが大きくなるため、駆動能力の上昇と
ともに占有面積が増加する。このため、駆動能力の低い
バッファ回路が配置された位置に駆動能力の高いバッフ
ァ回路をそのまま配置することはできず、レイアウトの
変更が必要となる。したがって、バッファ回路を置換え
るためには、スタンダードセル方式における自動配置配
線の作業を再度行なわなければならない。
ンジスタのサイズが大きくなるため、駆動能力の上昇と
ともに占有面積が増加する。このため、駆動能力の低い
バッファ回路が配置された位置に駆動能力の高いバッフ
ァ回路をそのまま配置することはできず、レイアウトの
変更が必要となる。したがって、バッファ回路を置換え
るためには、スタンダードセル方式における自動配置配
線の作業を再度行なわなければならない。
(発明が解決しようとする課題)
以上説明したように、従来のスタンダードセル方式にお
けるバッファ回路の置換えにあっては、自動配置配線作
業が必要となる。このため、設計変更、回路修正に多く
の時間が費やされ、新規開発や改良の期間が長くなると
いった不具合を招いていた。
けるバッファ回路の置換えにあっては、自動配置配線作
業が必要となる。このため、設計変更、回路修正に多く
の時間が費やされ、新規開発や改良の期間が長くなると
いった不具合を招いていた。
そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、開発、改良期間の短縮化を
図ったスタンダードセルのバッファ回路を提供すること
にある。
、その目的とするところは、開発、改良期間の短縮化を
図ったスタンダードセルのバッファ回路を提供すること
にある。
[発明の構成]
(課題を解決するための手段)
上記目的を達成するために、この発明は、それぞれ任意
の駆動能力を有する複数のバッファと複数の入出力端子
を備え、 少なくとも1以上の前記バッファの入出力端子を接続配
線することによって1つのスタンダードセルのバッファ
回路を構成してなる。
の駆動能力を有する複数のバッファと複数の入出力端子
を備え、 少なくとも1以上の前記バッファの入出力端子を接続配
線することによって1つのスタンダードセルのバッファ
回路を構成してなる。
(作用)
上記構成において、この発明は、1つのスタンダードセ
ルのバッファ回路に複数のバッファを含み、これらのバ
ッファのうち1のバッファあるいは複数のバッファを組
合せることによって、1つのスタンダードセルのバッフ
ァ回路を構成するようにしている。
ルのバッファ回路に複数のバッファを含み、これらのバ
ッファのうち1のバッファあるいは複数のバッファを組
合せることによって、1つのスタンダードセルのバッフ
ァ回路を構成するようにしている。
(実施例)
以下、図面を用いてこの発明の詳細な説明する。
第1図はこの発明の一実施例に係わるスタンダードセル
のバッファ回路の構成を示す図である。
のバッファ回路の構成を示す図である。
第1図において、スタンダードセル方式のセルとして用
いられるバッファセル1は、複数のバッファ回路#1〜
#nを備え、入力INと出力OUTを有している。それ
ぞれのバッファ回路#1〜#nは、その駆動能力は任意
であり、それぞれのバッファ回路#1〜#nに入力端子
a、b、c。
いられるバッファセル1は、複数のバッファ回路#1〜
#nを備え、入力INと出力OUTを有している。それ
ぞれのバッファ回路#1〜#nは、その駆動能力は任意
であり、それぞれのバッファ回路#1〜#nに入力端子
a、b、c。
d、eと出力端子f1g、h+ ’+ Jが設けら
れている。
れている。
このようなバッファセル1において、バッファセル1の
人力INとそれぞれのバッファ回路#1〜#nの入力端
子a、b、c、d、eとは、セル外部においてポリシリ
コンやアルミにより接続配線が可能であり、バッファセ
ル1の出力OUTとそれぞれのバッファ回路#1〜#n
の出力端子e。
人力INとそれぞれのバッファ回路#1〜#nの入力端
子a、b、c、d、eとは、セル外部においてポリシリ
コンやアルミにより接続配線が可能であり、バッファセ
ル1の出力OUTとそれぞれのバッファ回路#1〜#n
の出力端子e。
f、g、h、i、jとは、同様にセルの外部においてポ
リシリコンやアルミにより接続配線が可能である。また
、それぞれのバッファ回路#1〜#nは、その接続配線
がセルの内部において任意に変更可能に構成されている
。
リシリコンやアルミにより接続配線が可能である。また
、それぞれのバッファ回路#1〜#nは、その接続配線
がセルの内部において任意に変更可能に構成されている
。
通常、バッファセル1は、その入力INとバッファ回路
#mの入力端子Cが接続され、出力OUTとバッファ回
路#mの出力端子りが接続されて構成されている。
#mの入力端子Cが接続され、出力OUTとバッファ回
路#mの出力端子りが接続されて構成されている。
このように構成されたバッファセル1において、駆動し
ようとする負荷、すなわちバッファセル1の出力OUT
に接続される負荷が増大して、駆動能力が不足した場合
の対処の方法について説明する。
ようとする負荷、すなわちバッファセル1の出力OUT
に接続される負荷が増大して、駆動能力が不足した場合
の対処の方法について説明する。
第2図は、第1図に示したバッファセル1の構成に対し
て、バッファ回路#mをこのバッファ回路#mよりも駆
動能力の大きなバッファ回路に置換えた構成例を示す図
である。
て、バッファ回路#mをこのバッファ回路#mよりも駆
動能力の大きなバッファ回路に置換えた構成例を示す図
である。
第2図に示す構成例では、バッファセル1の入力INと
バッファ回路#mの入力端子Cの配線を削除して非接続
状態にするとともに、バッファセル1の出力OUTとバ
ッファ回路#mの出力端子りとの配線を削除して非接続
状態とする。そして、バッファ回路#mよりも駆動能力
が大きく、増加した負荷を十分に駆動できる駆動能力を
有する例えばバッファ回路$(m−1)でノ(ソファセ
ル1を構成する。すなわち、)くソファセル1の入力I
Nとバッファ回路#(m−1)の入力端子すとを、第2
図に示すように、セルの外部において接続配線し、バッ
ファセル1の出力OUTとノ<・ソファ回路#(m−1
)の出力端子りとを、セルの外部:こおいて接続配線す
る。
バッファ回路#mの入力端子Cの配線を削除して非接続
状態にするとともに、バッファセル1の出力OUTとバ
ッファ回路#mの出力端子りとの配線を削除して非接続
状態とする。そして、バッファ回路#mよりも駆動能力
が大きく、増加した負荷を十分に駆動できる駆動能力を
有する例えばバッファ回路$(m−1)でノ(ソファセ
ル1を構成する。すなわち、)くソファセル1の入力I
Nとバッファ回路#(m−1)の入力端子すとを、第2
図に示すように、セルの外部において接続配線し、バッ
ファセル1の出力OUTとノ<・ソファ回路#(m−1
)の出力端子りとを、セルの外部:こおいて接続配線す
る。
このような接続配線の変更によって負荷に応じた駆動能
力の大きなバッファ回路に容品に置換えることが可能と
なる。したがって、ノ(・ソファセル1自身を置換えな
くとも、バ・ソファセル1の外部の接続配線を修正する
だけで駆動能力を変更することができる。これにより、
新規開発時や改良時の設計変更や修正は、接続配線とな
るポリシリコンやアルミの比較的後工程でのマスク修正
のみて可能となる。この結果、従来のように、バ・ソフ
ァセルの駆動能力の変更にともなう自動配置配線を行な
う必要がなくなり、設計変更や修正の期間を従来に比し
て大幅に削減することができるようになる。
力の大きなバッファ回路に容品に置換えることが可能と
なる。したがって、ノ(・ソファセル1自身を置換えな
くとも、バ・ソファセル1の外部の接続配線を修正する
だけで駆動能力を変更することができる。これにより、
新規開発時や改良時の設計変更や修正は、接続配線とな
るポリシリコンやアルミの比較的後工程でのマスク修正
のみて可能となる。この結果、従来のように、バ・ソフ
ァセルの駆動能力の変更にともなう自動配置配線を行な
う必要がなくなり、設計変更や修正の期間を従来に比し
て大幅に削減することができるようになる。
第3図は第1図に示す構成に対して、駆動能力を高めた
他の構成例を示す図である。
他の構成例を示す図である。
第3図に示す実施例の特徴とするところは、それまでバ
ッファセル1を構成していたバッファ回路#mにバッフ
ァ回路#(m−1)を、セルの外部の接続配線により並
列接続して、バッファセル1を構成したことにある。す
なわち、第1図に示した構成に対して、バッファセル1
の入力INとバッファ回路#(m−1)の入力端子すを
セルの外部で接続配線し、バッファセル1の出力OUT
とバッファ回路#(m−1)の出力端子gを、セルの外
部で接続配線している。
ッファセル1を構成していたバッファ回路#mにバッフ
ァ回路#(m−1)を、セルの外部の接続配線により並
列接続して、バッファセル1を構成したことにある。す
なわち、第1図に示した構成に対して、バッファセル1
の入力INとバッファ回路#(m−1)の入力端子すを
セルの外部で接続配線し、バッファセル1の出力OUT
とバッファ回路#(m−1)の出力端子gを、セルの外
部で接続配線している。
このような構成においても、駆動能力は高められ、第2
図に示した構成と同様の効果を得ることができる。
図に示した構成と同様の効果を得ることができる。
第4図は第1図に示す構成に対して、駆動能力を高めた
他の実施例の構成を示す図である。
他の実施例の構成を示す図である。
第4図に示す実施例の特徴とするところは、第2図に示
した構成と同様の機能を、ポリシリコンやアルミ等によ
るセル内部の接続配線の変更によって実現したことにあ
る。すなわち、第4図において、バッファ回路#(m−
1)の入力端の接続点2とバッファ回路#mの入力端の
接続点4を接続配線し、バッファ回路#(m−1)の出
力側の接続点3とバッファ回路#mの出力側の接続点5
を接続配線し、バッファ回路#mと接続点4及び接続点
5間の接続配線を削除し、バッファ回路#(m−1)の
みをバッファセル1の入力IN及び出力OUTに接続配
線している。
した構成と同様の機能を、ポリシリコンやアルミ等によ
るセル内部の接続配線の変更によって実現したことにあ
る。すなわち、第4図において、バッファ回路#(m−
1)の入力端の接続点2とバッファ回路#mの入力端の
接続点4を接続配線し、バッファ回路#(m−1)の出
力側の接続点3とバッファ回路#mの出力側の接続点5
を接続配線し、バッファ回路#mと接続点4及び接続点
5間の接続配線を削除し、バッファ回路#(m−1)の
みをバッファセル1の入力IN及び出力OUTに接続配
線している。
このように、セル内部の接続配線の変更においても、第
2図に示したと同様の機能が得られ、同様の効果を得る
ことができる。
2図に示したと同様の機能が得られ、同様の効果を得る
ことができる。
第5図は第1図に示す構成に対して、駆動能力を高めた
他の実施例の構成を示す図である。
他の実施例の構成を示す図である。
第5図に示す実施例の特徴とするところは、第3図に示
した構成と同様の機能を、セル内部の接続配線の変更に
よって実現したことにある。すなわち、バッファ回路#
(m−1)の入力側の接続点2とバッファ回路#mの入
力側の接続点4を接続配線し、バッファ回路#(m−1
)の出力側の接続点3とバッファ回路#mの出力側の接
続点5を接続配線して、バッファ回路#(m−1)とバ
ッファ回路#mをバッファセル1の入力INと出力OU
T間で並列接続している。
した構成と同様の機能を、セル内部の接続配線の変更に
よって実現したことにある。すなわち、バッファ回路#
(m−1)の入力側の接続点2とバッファ回路#mの入
力側の接続点4を接続配線し、バッファ回路#(m−1
)の出力側の接続点3とバッファ回路#mの出力側の接
続点5を接続配線して、バッファ回路#(m−1)とバ
ッファ回路#mをバッファセル1の入力INと出力OU
T間で並列接続している。
このように、セル内部の接続配線の変更においても、第
3図に示したと同様の機能が得られ、同様の効果を得る
ことができる。
3図に示したと同様の機能が得られ、同様の効果を得る
ことができる。
なお、この発明は、上記実施例に限定されることなく、
バッファセル1に備えられるバッファ回路の個数、駆動
能力、並列接続されるバッファ回路の個数等に制約を受
けることはない。また、この発明は、駆動能力を低下さ
せるような場合であっても適用可能である。
バッファセル1に備えられるバッファ回路の個数、駆動
能力、並列接続されるバッファ回路の個数等に制約を受
けることはない。また、この発明は、駆動能力を低下さ
せるような場合であっても適用可能である。
[発明の効果]
以上説明したように、この発明によれば、それぞれ任意
の駆動能力を有するバッファを1つのセル内に含み、こ
れらのバッファを適宜組合せることによって1つのスタ
ンダードセルを構成するようにしたので、バッファ間の
接続配線を変更するだけで容易にバッファ回路の駆動能
力を負荷に応じて変更することが可能となる。これによ
り、開発、改良期間の短縮化を図ったスタンダードセル
のバッファ回路を提供することができるようになる。
の駆動能力を有するバッファを1つのセル内に含み、こ
れらのバッファを適宜組合せることによって1つのスタ
ンダードセルを構成するようにしたので、バッファ間の
接続配線を変更するだけで容易にバッファ回路の駆動能
力を負荷に応じて変更することが可能となる。これによ
り、開発、改良期間の短縮化を図ったスタンダードセル
のバッファ回路を提供することができるようになる。
第1図はこの発明の一実施例に係わるスタンダードセル
のバッファ回路の構成を示す図、第2図乃至第5図は第
1図に示すバッファ回路における接続配線の他の実施例
を示す図である。 1・・・バッファセル 2〜5・・・接続点 #1〜#n・・バッファ回路 IN・・・入力 OUT・・・出力 a −j・・・バッファ回路の入出力端子■理人弁理士
三好秀和
のバッファ回路の構成を示す図、第2図乃至第5図は第
1図に示すバッファ回路における接続配線の他の実施例
を示す図である。 1・・・バッファセル 2〜5・・・接続点 #1〜#n・・バッファ回路 IN・・・入力 OUT・・・出力 a −j・・・バッファ回路の入出力端子■理人弁理士
三好秀和
Claims (2)
- (1)それぞれ任意の駆動能力を有する複数のバッファ
と複数の入出力端子を備え、 少なくとも1以上の前記バッファの入出力端子を接続配
線することによって1つのスタンダードセルのバッファ
回路を構成してなることを特徴とするスタンダードセル
のバッファ回路。 - (2)前記バッファの入出力端子は、セルの外部配線あ
るいは内部配線により接続配線され構造可変であること
を特徴とする請求項1記載のスタンダードセルのバッフ
ァ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21894490A JPH04102351A (ja) | 1990-08-22 | 1990-08-22 | スタンダードセルのバッファ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21894490A JPH04102351A (ja) | 1990-08-22 | 1990-08-22 | スタンダードセルのバッファ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04102351A true JPH04102351A (ja) | 1992-04-03 |
Family
ID=16727780
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21894490A Pending JPH04102351A (ja) | 1990-08-22 | 1990-08-22 | スタンダードセルのバッファ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04102351A (ja) |
-
1990
- 1990-08-22 JP JP21894490A patent/JPH04102351A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0167365B1 (en) | Standard cell lsis | |
JPH01289138A (ja) | マスタースライス型半導体集積回路 | |
JPH04102351A (ja) | スタンダードセルのバッファ回路 | |
US5621653A (en) | Method of and an apparatus for converting layout data in conductive portions | |
US4880754A (en) | Method for providing engineering changes to LSI PLAs | |
JP2001060626A (ja) | 半導体集積回路およびその設計方法 | |
JPH05266224A (ja) | 半導体集積回路、及びそのレイアウト方法 | |
JPH01189222A (ja) | 信号遅延回路 | |
JP2000200834A (ja) | 論理セル、マスクレイアウト方法および半導体装置 | |
US20070089083A1 (en) | Method and design system for semiconductor integrated circuit | |
US5502404A (en) | Gate array cell with predefined connection patterns | |
JPH0384951A (ja) | 集積回路のレイアウト設計方法 | |
JPH0844776A (ja) | 半導体集積回路のクロック配線回路の設計方法 | |
JPH04345051A (ja) | セミカスタム集積回路におけるマクロセル形成方法 | |
JP2580982B2 (ja) | Lsi電源配線レイアウトシステム | |
JPH02246421A (ja) | 半導体集積回路 | |
JPS6343345A (ja) | 集積回路 | |
JPH05299508A (ja) | 半導体集積回路装置 | |
JPH0786413A (ja) | 半導体装置 | |
JPH03232267A (ja) | 半導体集積回路装置 | |
JPH05175334A (ja) | 半導体集積回路及びそのレイアウト方法 | |
JPS635551A (ja) | 半導体集積回路装置 | |
JPH05152290A (ja) | 多層配線方法 | |
JP2597666B2 (ja) | 自動配線工程を有する集積回路の製造方法 | |
JPH06311022A (ja) | 半導体論理回路装置 |