JP2000200834A - 論理セル、マスクレイアウト方法および半導体装置 - Google Patents
論理セル、マスクレイアウト方法および半導体装置Info
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- JP2000200834A JP2000200834A JP11001130A JP113099A JP2000200834A JP 2000200834 A JP2000200834 A JP 2000200834A JP 11001130 A JP11001130 A JP 11001130A JP 113099 A JP113099 A JP 113099A JP 2000200834 A JP2000200834 A JP 2000200834A
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Abstract
(57)【要約】
【課題】 自動配線配置により得られたマスクレイアウ
トが意図するタイミングを満たさない場合において、論
理合成まで戻らずにレイアウトの駆動能力の変更でタイ
ミング制約を軽減する方法があるが、最適な駆動能力を
与えるのに時間を要した。これを解決し、タイミング制
約の軽減と開発期間の短縮を目的とする。 【解決手段】 駆動能力の異なる複数のセルを有する論
理セル群毎にセルサイズと入力負荷容量を一定としたセ
ルライブラリを用いてネットリストを作成し、それを基
に自動配置配線実行後レイアウトパラメータ抽出により
出力負荷容量を調べ、負荷容量と駆動能力の相対関係が
記された容量テーブルから最適な駆動能力を選択し、セ
ルライブラリに登録されているセルと置き換えを実行す
る。これにより、繰り返しを最小限に抑えた駆動能力の
最適化を実現できる。
トが意図するタイミングを満たさない場合において、論
理合成まで戻らずにレイアウトの駆動能力の変更でタイ
ミング制約を軽減する方法があるが、最適な駆動能力を
与えるのに時間を要した。これを解決し、タイミング制
約の軽減と開発期間の短縮を目的とする。 【解決手段】 駆動能力の異なる複数のセルを有する論
理セル群毎にセルサイズと入力負荷容量を一定としたセ
ルライブラリを用いてネットリストを作成し、それを基
に自動配置配線実行後レイアウトパラメータ抽出により
出力負荷容量を調べ、負荷容量と駆動能力の相対関係が
記された容量テーブルから最適な駆動能力を選択し、セ
ルライブラリに登録されているセルと置き換えを実行す
る。これにより、繰り返しを最小限に抑えた駆動能力の
最適化を実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、信号伝達の遅延が
許容範囲内になるように各論理セルの駆動能力を最適化
する際に用いる論理セルおよびマスクレイアウト方法お
よびそれらを用いた半導体装置に関するものである。
許容範囲内になるように各論理セルの駆動能力を最適化
する際に用いる論理セルおよびマスクレイアウト方法お
よびそれらを用いた半導体装置に関するものである。
【０００２】
【従来の技術】従来、自動配置配線により得られたマス
クレイアウトが意図するタイミングを満たさない場合、
機能記述より再論理合成をし、論理自体を最適化する方
法や、自動配置配線の際に基幹配線まで仮配線し、その
配線容量から最終的な配線の負荷容量を見積もり、セル
の駆動能力を最適化する方法の他に、特開平１−１７３
１６８号公報に開示されているように、自動配置配線−
配線負荷容量の評価−評価値に対応した駆動能力のセル
の自動配置配線、という流れを駆動能力が最適化される
まで繰り返す方法等があり、タイミング制約の重度によ
り使い分けられている。
クレイアウトが意図するタイミングを満たさない場合、
機能記述より再論理合成をし、論理自体を最適化する方
法や、自動配置配線の際に基幹配線まで仮配線し、その
配線容量から最終的な配線の負荷容量を見積もり、セル
の駆動能力を最適化する方法の他に、特開平１−１７３
１６８号公報に開示されているように、自動配置配線−
配線負荷容量の評価−評価値に対応した駆動能力のセル
の自動配置配線、という流れを駆動能力が最適化される
まで繰り返す方法等があり、タイミング制約の重度によ
り使い分けられている。
【０００３】
【発明が解決しようとする課題】再論理合成をする方法
は、その都度回路構成を変更するため、何度も自動配置
配線、論理合成を繰り返さなければならない可能性があ
り、開発期間の短縮を図るため、今日ではレイアウト側
で対処する方法が採られている。
は、その都度回路構成を変更するため、何度も自動配置
配線、論理合成を繰り返さなければならない可能性があ
り、開発期間の短縮を図るため、今日ではレイアウト側
で対処する方法が採られている。
【０００４】一方、特開平１−１７３１６８号公報に記
載された半導体集積回路のマスクレイアウト方法におい
ては、セルライブラリに登録されているセルは異なる駆
動能力毎にセルサイズが異なっているため、特にサイズ
が大きくなる場合は駆動能力を変更するセルのみなら
ず、すべてのセルについて配置位置の修正が必要になる
上に、評価した配線の配線長も変わってしまうので、再
度駆動能力の最適化を行なわなければならず、最適化さ
れるまでに時間を要するという問題があった。
載された半導体集積回路のマスクレイアウト方法におい
ては、セルライブラリに登録されているセルは異なる駆
動能力毎にセルサイズが異なっているため、特にサイズ
が大きくなる場合は駆動能力を変更するセルのみなら
ず、すべてのセルについて配置位置の修正が必要になる
上に、評価した配線の配線長も変わってしまうので、再
度駆動能力の最適化を行なわなければならず、最適化さ
れるまでに時間を要するという問題があった。
【０００５】本発明は、タイミング制約の軽減と開発期
間の短縮を目的としたレイアウトの駆動能力の最適化に
係る論理セル、マスクレイアウト方法およびそれらを用
いて構成された半導体装置を提供することを目的とす
る。
間の短縮を目的としたレイアウトの駆動能力の最適化に
係る論理セル、マスクレイアウト方法およびそれらを用
いて構成された半導体装置を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】この目的を達成するため
に、本発明の論理セルは、駆動能力の異なる論理セルの
セルサイズと入力負荷容量を、同一機能を実現するセル
の中で最も駆動能力の大きいセルと等しくなるようにセ
ルを構成するものである。
に、本発明の論理セルは、駆動能力の異なる論理セルの
セルサイズと入力負荷容量を、同一機能を実現するセル
の中で最も駆動能力の大きいセルと等しくなるようにセ
ルを構成するものである。
【０００７】また本発明のマスクレイアウト方法は、駆
動能力の異なる論理セルのセルサイズと入力負荷容量
を、同一機能を実現するセルの中で最も駆動能力の大き
いセルと等しくなるように構成したセルライブラリにお
いて、標準となる駆動能力を有する論理セルを用いてネ
ットリストを作成するステップと、このネットリストを
基に自動配置配線を実行するステップと、この自動配置
配線により得られた回路上の各信号線の配線負荷容量を
抽出するステップと、抽出された配線負荷容量に対し
て、容量テーブルを参照して適切な駆動能力を選択する
ステップと、選択された駆動能力に応じて前記セルライ
ブラリに登録されている論理セルと置き換えると同時に
ネットリストも修正するステップとからなるものであ
る。
動能力の異なる論理セルのセルサイズと入力負荷容量
を、同一機能を実現するセルの中で最も駆動能力の大き
いセルと等しくなるように構成したセルライブラリにお
いて、標準となる駆動能力を有する論理セルを用いてネ
ットリストを作成するステップと、このネットリストを
基に自動配置配線を実行するステップと、この自動配置
配線により得られた回路上の各信号線の配線負荷容量を
抽出するステップと、抽出された配線負荷容量に対し
て、容量テーブルを参照して適切な駆動能力を選択する
ステップと、選択された駆動能力に応じて前記セルライ
ブラリに登録されている論理セルと置き換えると同時に
ネットリストも修正するステップとからなるものであ
る。
【０００８】また本発明の半導体装置は、駆動能力の異
なる論理セルのセルサイズと入力負荷容量を、同一機能
を実現するセルの中で最も駆動能力の大きいセルと等し
くなるように構成したセルを用いて構成されたものであ
る。
なる論理セルのセルサイズと入力負荷容量を、同一機能
を実現するセルの中で最も駆動能力の大きいセルと等し
くなるように構成したセルを用いて構成されたものであ
る。
【０００９】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら詳細に説明する。
て、図面を参照しながら詳細に説明する。
【００１０】（実施の形態１）図１は本発明の実施の形
態１における、セルライブラリに登録された論理セル
（以下単にセルともいう）の構成例であり、１，１０
０，１０１は電源層（Ｖｄｄ）、２，２００，２０１は
ＰＭＯＳトランジスタの基板となるＮ型ウェル、３，３
００〜３０８はＰＭＯＳトランジスタのＰ型活性領域、
３５０〜３５９はＮＭＯＳトランジスタのＮ型活性領
域、４，４００，４０１はゲート、５，５００，５０１
は論理機能構成領域（ここではインバータ）、７００〜
７０２は入力端子、７５０〜７５２は出力端子、６はコ
ンタクト、７は配線層、８，８００，８０１はＮＭＯＳ
トランジスタの基板となるＰ型ウェル、９，９０，９１
は電源層（Ｖｓｓ）である。（ａ）〜（ｃ）に付したる
数値はその論理セルを構成するＰＭＯＳトランジスタお
よびＮＭＯＳトランジスタのゲートサイズであり、駆動
能力が異なる論理セルがセルライブラリに登録されてい
ることを表している。
態１における、セルライブラリに登録された論理セル
（以下単にセルともいう）の構成例であり、１，１０
０，１０１は電源層（Ｖｄｄ）、２，２００，２０１は
ＰＭＯＳトランジスタの基板となるＮ型ウェル、３，３
００〜３０８はＰＭＯＳトランジスタのＰ型活性領域、
３５０〜３５９はＮＭＯＳトランジスタのＮ型活性領
域、４，４００，４０１はゲート、５，５００，５０１
は論理機能構成領域（ここではインバータ）、７００〜
７０２は入力端子、７５０〜７５２は出力端子、６はコ
ンタクト、７は配線層、８，８００，８０１はＮＭＯＳ
トランジスタの基板となるＰ型ウェル、９，９０，９１
は電源層（Ｖｓｓ）である。（ａ）〜（ｃ）に付したる
数値はその論理セルを構成するＰＭＯＳトランジスタお
よびＮＭＯＳトランジスタのゲートサイズであり、駆動
能力が異なる論理セルがセルライブラリに登録されてい
ることを表している。
【００１１】（ａ）〜（ｃ）の中で、（ａ）は標準とな
る最大の駆動能力を有する論理セルであり、セル名をＩ
ＮＶ１とする。また（ｂ）は１／２倍、（ｃ）は１／４
倍の駆動能力を有する論理であり、セル名をＩＮＶ２、
ＩＮＶ３とする。これらの論理セルＩＮＶ１〜３の駆動
能力の指標として具体的なゲートサイズを示すと、ＩＮ
Ｖ１〜ＩＮＶ３のゲート長ＬはＰＭＯＳ、ＮＭＯＳ共に
一定であり、それぞれのＰＭＯＳとＮＭＯＳのゲート幅
Ｗｐ／Ｗｎ＝２０／１０，１０／５，５／２．５μｍで
ある。なお、ここではゲート長を固定として扱っている
がセルの駆動能力はＷ／Ｌの値に比例するため、セルラ
イブラリに登録されるセルのゲート長は一定でなくても
良い。また、ＩＮＶ２，ＩＮＶ３においてゲート入力に
並列に繋がっているＰＭＯＳとＮＭＯＳのトランジスタ
は、Ｗｐ／Ｗｎ＝１０／５μｍ、ＩＮＶ３には１５／
７．５μｍであり、ゲートサイズの総和がＩＮＶ１の２
０／１０μｍと等しくなっている。
る最大の駆動能力を有する論理セルであり、セル名をＩ
ＮＶ１とする。また（ｂ）は１／２倍、（ｃ）は１／４
倍の駆動能力を有する論理であり、セル名をＩＮＶ２、
ＩＮＶ３とする。これらの論理セルＩＮＶ１〜３の駆動
能力の指標として具体的なゲートサイズを示すと、ＩＮ
Ｖ１〜ＩＮＶ３のゲート長ＬはＰＭＯＳ、ＮＭＯＳ共に
一定であり、それぞれのＰＭＯＳとＮＭＯＳのゲート幅
Ｗｐ／Ｗｎ＝２０／１０，１０／５，５／２．５μｍで
ある。なお、ここではゲート長を固定として扱っている
がセルの駆動能力はＷ／Ｌの値に比例するため、セルラ
イブラリに登録されるセルのゲート長は一定でなくても
良い。また、ＩＮＶ２，ＩＮＶ３においてゲート入力に
並列に繋がっているＰＭＯＳとＮＭＯＳのトランジスタ
は、Ｗｐ／Ｗｎ＝１０／５μｍ、ＩＮＶ３には１５／
７．５μｍであり、ゲートサイズの総和がＩＮＶ１の２
０／１０μｍと等しくなっている。
【００１２】このように最大の駆動能力を有するセルの
ゲートサイズと常に等しくなるようにセルが構成されて
いるため、入力負荷容量段の総和は変化しない。これに
より、どの駆動能力に置き換えても、前段のタイミング
やセルサイズが置換以前と変わらないようになってい
る。
ゲートサイズと常に等しくなるようにセルが構成されて
いるため、入力負荷容量段の総和は変化しない。これに
より、どの駆動能力に置き換えても、前段のタイミング
やセルサイズが置換以前と変わらないようになってい
る。
【００１３】なお、セルライブラリは説明に用いたイン
バータ論理セル群のみならず、他の論理機能、例えばＡ
ＮＤやＯＲ、フリップフロップ等の論理セル群から構成
されている。
バータ論理セル群のみならず、他の論理機能、例えばＡ
ＮＤやＯＲ、フリップフロップ等の論理セル群から構成
されている。
【００１４】図２は、本マスクレイアウト方法で参照さ
れる容量テーブルであり、負荷容量に比例してゲートサ
イズを調整されたセルが記されている。ここで負荷容量
を５０ｆＦ刻みのテーブルを作成したとすると、負荷容
量は１０００ｆＦ，９５０ｆＦ，９００ｆＦ，８５０ｆ
Ｆ，‥‥，であり、それに比例してセルのゲートサイズ
Ｗｐ／Ｗｎは２０／１０，１９／９．５，１８／９，１
７／８．５，‥‥，になる。
れる容量テーブルであり、負荷容量に比例してゲートサ
イズを調整されたセルが記されている。ここで負荷容量
を５０ｆＦ刻みのテーブルを作成したとすると、負荷容
量は１０００ｆＦ，９５０ｆＦ，９００ｆＦ，８５０ｆ
Ｆ，‥‥，であり、それに比例してセルのゲートサイズ
Ｗｐ／Ｗｎは２０／１０，１９／９．５，１８／９，１
７／８．５，‥‥，になる。
【００１５】図３は、本実施の形態１におけるマスクレ
イアウト方法のフローチャートを示したものであり、ネ
ットリスト作成ステップ１０、自動配置配線実行ステッ
プ１１、レイアウトパラメータ抽出ステップ１２、容量
テーブル参照ステップ１３、セル置換ステップ１４およ
びネットリスト修正ステップ１５から成る修正ステップ
１６の５つのステップで構成されている。
イアウト方法のフローチャートを示したものであり、ネ
ットリスト作成ステップ１０、自動配置配線実行ステッ
プ１１、レイアウトパラメータ抽出ステップ１２、容量
テーブル参照ステップ１３、セル置換ステップ１４およ
びネットリスト修正ステップ１５から成る修正ステップ
１６の５つのステップで構成されている。
【００１６】このフローチャートについて順を追って説
明する。まず、ステップ１０では、駆動能力に応じて少
なくとも１つ以上の形式に分類されたセルライブラリ１
７を用いて、ネットリストを作成する。次に、ステップ
１１では、作成されたネットリストを基に自動配置配線
を実行し、ステップ１２で、得られたレイアウトからレ
イアウトパラメータ抽出を実行し、各論理セルの出力信
号線の負荷容量を抽出する。次に、ステップ１３では、
同一機能を実現する論理セル毎に、設けられた図２の容
量テーブルを参照し、ステップ１６で、負荷容量毎に指
定されているセルに置き換えを行なうと同時に、セルを
置き換えた部分のネットリストを修正する。
明する。まず、ステップ１０では、駆動能力に応じて少
なくとも１つ以上の形式に分類されたセルライブラリ１
７を用いて、ネットリストを作成する。次に、ステップ
１１では、作成されたネットリストを基に自動配置配線
を実行し、ステップ１２で、得られたレイアウトからレ
イアウトパラメータ抽出を実行し、各論理セルの出力信
号線の負荷容量を抽出する。次に、ステップ１３では、
同一機能を実現する論理セル毎に、設けられた図２の容
量テーブルを参照し、ステップ１６で、負荷容量毎に指
定されているセルに置き換えを行なうと同時に、セルを
置き換えた部分のネットリストを修正する。
【００１７】なお、図２の容量テーブルおよびセルライ
ブラリ１７において負荷容量値をより細かくしてセルを
登録しておくことで、設計意図に即した駆動能力を有す
るマスクレイアウトを得ることができる。
ブラリ１７において負荷容量値をより細かくしてセルを
登録しておくことで、設計意図に即した駆動能力を有す
るマスクレイアウトを得ることができる。
【００１８】（実施の形態２）次に、本発明の実施の形
態２として、個々に作成された各機能ブロックやカスタ
ムレイアウトブロックを用いて半導体集積回路を作成す
る場合におけるインターフェースの駆動能力の最適化に
ついて説明する。
態２として、個々に作成された各機能ブロックやカスタ
ムレイアウトブロックを用いて半導体集積回路を作成す
る場合におけるインターフェースの駆動能力の最適化に
ついて説明する。
【００１９】図４は本発明の実施の形態２における半導
体集積回路の構成図であり、１８はコア、１９は周辺回
路（１）、２０は周辺回路（２）、２１は半導体集積回
路、２２はインターフェース部、２３，２４はインタフ
ェース部２２を構成するバッファまたはインバータであ
る。図中のコア１８、周辺回路（１）１９、周辺回路
（２）２０は個々に作成された機能ブロックやカスタム
レイアウトであり、バッファ２３を介してコア１８と周
辺回路（１）１９、周辺回路（２）２０が繋がり、半導
体集積回路２１を構成している。
体集積回路の構成図であり、１８はコア、１９は周辺回
路（１）、２０は周辺回路（２）、２１は半導体集積回
路、２２はインターフェース部、２３，２４はインタフ
ェース部２２を構成するバッファまたはインバータであ
る。図中のコア１８、周辺回路（１）１９、周辺回路
（２）２０は個々に作成された機能ブロックやカスタム
レイアウトであり、バッファ２３を介してコア１８と周
辺回路（１）１９、周辺回路（２）２０が繋がり、半導
体集積回路２１を構成している。
【００２０】ここで、図に示す周辺回路（２）２０のよ
うに配置位置の制限により配線が大きくなって意図する
タイミングに合わなくなると、バッファの駆動能力の最
適化が必要となる。この時のインターフェース部２２の
駆動能力最適化方法としては、図３のフローチャートに
おいて、入力として機能ブロックのレイアウトデータと
そのネットリストを入力し、インターフェースにセルラ
イブラリ１７に登録された標準となるバッファを用い
て、半導体集積回路のネットリストを作成する。これを
基に自動配置配線を実行後、レイアウトパラメータ抽出
によりバッファの出力配線の負荷容量を抽出する。そし
て容量テーブルから最適な駆動能力を有するセルを選択
し、セルを置き換えると同時に、ネットリストの修正を
行なう。これにより最適な駆動能力を有する半導体集積
回路のマスクレイアウトを得ることができる。
うに配置位置の制限により配線が大きくなって意図する
タイミングに合わなくなると、バッファの駆動能力の最
適化が必要となる。この時のインターフェース部２２の
駆動能力最適化方法としては、図３のフローチャートに
おいて、入力として機能ブロックのレイアウトデータと
そのネットリストを入力し、インターフェースにセルラ
イブラリ１７に登録された標準となるバッファを用い
て、半導体集積回路のネットリストを作成する。これを
基に自動配置配線を実行後、レイアウトパラメータ抽出
によりバッファの出力配線の負荷容量を抽出する。そし
て容量テーブルから最適な駆動能力を有するセルを選択
し、セルを置き換えると同時に、ネットリストの修正を
行なう。これにより最適な駆動能力を有する半導体集積
回路のマスクレイアウトを得ることができる。
【００２１】
【発明の効果】以上のように本発明に係るセルは、駆動
能力の異なる論理セルのセルサイズおよび入力負荷容量
を、同一機能を実現する論理セル群内で一定となるよう
にセルを構成している。このため配線負荷容量に応じて
セルの置換を行なった際にセル位置の変更がなく、また
前段のタイミングに影響を与えない。
能力の異なる論理セルのセルサイズおよび入力負荷容量
を、同一機能を実現する論理セル群内で一定となるよう
にセルを構成している。このため配線負荷容量に応じて
セルの置換を行なった際にセル位置の変更がなく、また
前段のタイミングに影響を与えない。
【００２２】また本発明に係るマスクレイアウト方法
は、駆動能力の異なる論理セルのセルサイズと入力負荷
容量を、同一機能を実現する論理セル群内で一定となる
ように構成されたセルから成るセルライブラリを用いて
マスクレイアウトを作成し、そのマスクレイアウトから
抽出された各論理セルの出力の配線負荷容量を基に、負
荷容量値とそれに準じた最適な駆動能力を有するセルが
記されている容量テーブルを用いて、各論理セルの駆動
能力の最適化を行なう。
は、駆動能力の異なる論理セルのセルサイズと入力負荷
容量を、同一機能を実現する論理セル群内で一定となる
ように構成されたセルから成るセルライブラリを用いて
マスクレイアウトを作成し、そのマスクレイアウトから
抽出された各論理セルの出力の配線負荷容量を基に、負
荷容量値とそれに準じた最適な駆動能力を有するセルが
記されている容量テーブルを用いて、各論理セルの駆動
能力の最適化を行なう。
【００２３】ここで最適化に伴うセルサイズの増減がな
いため、セルサイズ変更によるマスクレイアウト全域に
わたるセル位置の修正を必要とせず、再度配線を引き直
す手間が省ける。これによりセル置換による配線負荷容
量の変化が生じないので、何度も配線容量を調べて最適
化を実行しなくて済み、タイミング制約の軽減と開発期
間の短縮が可能になる。
いため、セルサイズ変更によるマスクレイアウト全域に
わたるセル位置の修正を必要とせず、再度配線を引き直
す手間が省ける。これによりセル置換による配線負荷容
量の変化が生じないので、何度も配線容量を調べて最適
化を実行しなくて済み、タイミング制約の軽減と開発期
間の短縮が可能になる。
【００２４】また本発明に係る半導体装置は、駆動能力
の異なる論理セルのセルサイズと入力負荷容量を、同一
機能を実現する論理セル群内で一定となるように構成さ
れたセルを用いて構成されているため、駆動能力の変更
を余儀なくされた際に半導体装置のサイズや前段のタイ
ミングに影響を与えることなく、最適な駆動能力を有す
る論理セルに変更することができる。また再配線を実行
する必要がなく、配線負荷容量の変化が生じないので、
それに伴う駆動能力の最適化を実行しなくて済み、開発
期間の短縮が可能になる。
の異なる論理セルのセルサイズと入力負荷容量を、同一
機能を実現する論理セル群内で一定となるように構成さ
れたセルを用いて構成されているため、駆動能力の変更
を余儀なくされた際に半導体装置のサイズや前段のタイ
ミングに影響を与えることなく、最適な駆動能力を有す
る論理セルに変更することができる。また再配線を実行
する必要がなく、配線負荷容量の変化が生じないので、
それに伴う駆動能力の最適化を実行しなくて済み、開発
期間の短縮が可能になる。
【図１】本発明の実施の形態１におけるセルライブラリ
に登録されたセルの構成例を示す図
に登録されたセルの構成例を示す図
【図２】本発明のマスクレイアウト方法で参照される容
量テーブルを示す図
量テーブルを示す図
【図３】本発明のマスクレイアウト方法のフローチャー
ト
ト
【図４】本発明の実施の形態２における半導体集積回路
の構成図
の構成図
１，１００，１０１ 電源層（Ｖｄｄ） ２，２００，２０１ Ｎ型ウェル ３，３００〜３０８ Ｐ型活性領域 ３５０〜３５９ Ｎ型活性領域 ４，４００，４０１ ゲート ５，５００，５０１ 論理機能構成領域（ここではイン
バータ構成領域） ７００〜７０２ 入力端子 ７５０〜７５２ 出力端子 ６ コンタクト ７ 配線層 ８，８００，８０１ Ｐ型ウェル ９，９０，９１ 電源層（Ｖｓｓ） １０ ネットリスト作成ステップ １１ 自動配置配線実行ステップ １２ レイアウトパラメータ抽出ステップ １３ 容量テ−ブル参照ステップ １４ セル置換ステップ １５ ネットリスト修正ステップ １６ 修正ステップ １７ セルライブラリ １８ コア １９ 周辺回路（１） ２０ 周辺回路（２） ２１ 半導体集積回路 ２２ インターフェース部 ２３，２４ インターフェースを構成するバッファまた
はインバータ
バータ構成領域） ７００〜７０２ 入力端子 ７５０〜７５２ 出力端子 ６ コンタクト ７ 配線層 ８，８００，８０１ Ｐ型ウェル ９，９０，９１ 電源層（Ｖｓｓ） １０ ネットリスト作成ステップ １１ 自動配置配線実行ステップ １２ レイアウトパラメータ抽出ステップ １３ 容量テ−ブル参照ステップ １４ セル置換ステップ １５ ネットリスト修正ステップ １６ 修正ステップ １７ セルライブラリ １８ コア １９ 周辺回路（１） ２０ 周辺回路（２） ２１ 半導体集積回路 ２２ インターフェース部 ２３，２４ インターフェースを構成するバッファまた
はインバータ
Claims (3)
- 【請求項１】 半導体装置のマスクレイアウトに適用す
るセルライブラリに登録された複数の論理セルであっ
て、駆動能力の異なる論理セルのセルサイズと入力負荷
容量を、同一機能を実現するセルの中で最も駆動能力の
大きいセルと等しくなるように構成したことを特徴とす
る論理セル。 - 【請求項２】 駆動能力の異なる論理セルのセルサイズ
と入力負荷容量を、同一機能を実現するセルの中で最も
駆動能力の大きいセルと等しくなるように構成したセル
ライブラリにおいて、標準となる駆動能力を有する論理
セルを用いてネットリストを作成するステップと、この
ネットリストを基に自動配置配線を実行するステップ
と、この自動配置配線により得られた回路上の各信号線
の配線負荷容量を抽出するステップと、抽出された配線
負荷容量に対して、容量テーブルを参照して適切な駆動
能力を選択するステップと、選択された駆動能力に応じ
て前記セルライブラリに登録されている論理セルと置き
換えると同時にネットリストも修正するステップとから
なることを特徴とするマスクレイアウト方法。 - 【請求項３】 駆動能力の異なる論理セルのセルサイズ
と入力負荷容量を、同一機能を実現するセルの中で最も
駆動能力の大きいセルと等しくなるように構成したセル
ライブラリの中から論理セルを適切に選択して構成され
たことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11001130A JP2000200834A (ja) | 1999-01-06 | 1999-01-06 | 論理セル、マスクレイアウト方法および半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11001130A JP2000200834A (ja) | 1999-01-06 | 1999-01-06 | 論理セル、マスクレイアウト方法および半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000200834A true JP2000200834A (ja) | 2000-07-18 |
Family
ID=11492874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11001130A Pending JP2000200834A (ja) | 1999-01-06 | 1999-01-06 | 論理セル、マスクレイアウト方法および半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000200834A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005286277A (ja) * | 2004-03-31 | 2005-10-13 | Hitachi Ltd | 半導体集積回路及び半導体集積回路の開発方法 |
| JP2009128985A (ja) * | 2007-11-20 | 2009-06-11 | Ricoh Co Ltd | 回路設計支援装置、回路設計支援方法、回路設計支援プログラム及び記録媒体 |
| US11684060B2 (en) | 2017-11-27 | 2023-06-27 | Zasso Group Ag | Weed inactivation device |
-
1999
- 1999-01-06 JP JP11001130A patent/JP2000200834A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005286277A (ja) * | 2004-03-31 | 2005-10-13 | Hitachi Ltd | 半導体集積回路及び半導体集積回路の開発方法 |
| JP4566602B2 (ja) * | 2004-03-31 | 2010-10-20 | 株式会社日立製作所 | 半導体集積回路の開発方法 |
| JP2009128985A (ja) * | 2007-11-20 | 2009-06-11 | Ricoh Co Ltd | 回路設計支援装置、回路設計支援方法、回路設計支援プログラム及び記録媒体 |
| US11684060B2 (en) | 2017-11-27 | 2023-06-27 | Zasso Group Ag | Weed inactivation device |
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