JP2008112318A - 半導体集積回路の消費電力最適化方法及び半導体設計装置 - Google Patents
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Abstract
【課題】著しく工数を増加させることなく、充放電電流成分の電力、貫通電流成分の電力及びリーク成分の電力を考慮して、半導体集積回路の消費電力を最適化することができる消費電力最適化方法及び半導体設計装置を提供する。
【解決手段】半導体集積回路の仕様をHDLで記述し、HDLで記述されたソースから論理合成を行い、レイアウト設計を行う回路設計で用いられる、半導体集積回路の消費電力を最適化する消費電力最適化方法である。消費電力最適化方法は、ソースを用いて回路シミュレーションを行い、HDLで記述された各論理パスの活性度を示す活性度情報を取得する活性度情報取得工程と、活性度情報に基づいて各論理パスの消費電力を考慮して論理合成を行う論理合成工程とを有する。
【選択図】図2
【解決手段】半導体集積回路の仕様をHDLで記述し、HDLで記述されたソースから論理合成を行い、レイアウト設計を行う回路設計で用いられる、半導体集積回路の消費電力を最適化する消費電力最適化方法である。消費電力最適化方法は、ソースを用いて回路シミュレーションを行い、HDLで記述された各論理パスの活性度を示す活性度情報を取得する活性度情報取得工程と、活性度情報に基づいて各論理パスの消費電力を考慮して論理合成を行う論理合成工程とを有する。
【選択図】図2
Description
本発明は、半導体集積回路の消費電力を最適化する消費電力最適化方法及び半導体設計装置に関する。
半導体集積回路の設計では、論理ゲート、フリップフロップ、これらを組み合わせた回路部品、ゲートチャネルの幅やスレッショルド電圧Vtの異なる回路部品等がスタンダードセルとして登録されたセルライブラリを準備しておき、これらのセルを配置・配線して所望の仕様が実現されている。
図4は、従来の半導体集積回路の設計手順を示すフローチャートである。半導体集積回路の設計では、最初に半導体集積回路の仕様設計を行う(ステップS101)。仕様設計を行った後、その仕様をハードウェア記述言語(HDL:Hardware Description Language)で記述したソースを作成する(ステップS102)。
HDLで記述された仕様を実現するべく、予め準備されたセルライブラリに登録されたセルの接続関係を規定するネットリストを生成する(ステップS103)。HDL記述からネットリストを生成するまでの過程を論理合成という。この論理合成では、セルライブラリに格納された各セルのタイミング情報及び論理情報を参照し、入力端子からフリップフロップのパス、フリップフロップ間のパス、及びフリップフロップから出力端子のパス等の論理パスにおいて、所望のタイミングと機能が実現されるように、各論理パスの遅延時間が算出される。
算出された各論理パスの遅延時間が所定の基準を満たしているか否かを判別する(ステップS104)。所定の基準を満たしていない場合、ステップS103に戻り、使用するセルライブラリを変更するなど、同じ仕様の回路を様々な態様で実現させる。そして、各論理パスの遅延時間が所定の基準を満たすようにセルの選択及び接続を行う。
論理合成を行って作成されたネットリストに基づき、セルの配置及びセル間の配線を行う(ステップS105)。セルの配置及びセル間の配線を行う工程をレイアウト設計という。そして、レイアウト設計後の遅延時間が所定の基準を満たしているか否かを判別する(ステップS106)。所定の基準を満たしていない場合、ステップS105に戻り、遅延時間が所定の基準を満たすようにセルの置換等を行う。セルの置換は、セルの入出力端子の位置を示すレイアウト情報を参照し、所定の基準を満たさない場合、使用するセルライブラリを変更するなど、同じ仕様の回路を様々な態様で実現させることで行われる。
レイアウト設計後の遅延時間が所定の基準を満たすと、半導体集積回路の製造工程で用いられるフォトマスクを形成するためのGDSデータを作成する(ステップS107)。以上のステップを経て、半導体集積回路は設計される。
バッテリで駆動されるモバイル機器にとって、消費電力は製品の性能を決める上で重要な要素であり、モバイル機器に内蔵される半導体集積回路においても同様である。また、クロック周波数が高い半導体集積回路は動作時に熱が多く発生するので、熱発生量の低減のためにも消費電力の削減は重要である。
一般に、半導体集積回路の消費電力Pは以下の式(1)で表される。式(1)は3つのパラメータを有し、これら全てのパラメータを最適化する必要がある。
P=PD+PSC+PLK ……(1)
ここで、PD:充放電電流成分の電力、PSC:貫通電流成分の電力、PLK:リーク成分の電力である。また、PD(充放電電流成分の電力)及びPSC(貫通電流成分の電力)は動的電力と呼ばれて、PLK(リーク成分の電力)は静的電力と呼ばれる。
P=PD+PSC+PLK ……(1)
ここで、PD:充放電電流成分の電力、PSC:貫通電流成分の電力、PLK:リーク成分の電力である。また、PD(充放電電流成分の電力)及びPSC(貫通電流成分の電力)は動的電力と呼ばれて、PLK(リーク成分の電力)は静的電力と呼ばれる。
また、PD(充放電電流成分の電力)、PSC(貫通電流成分の電力)、PLK(リーク成分の電力)は、それぞれ以下の式(2)、(3)、(4)で表される。
PD=PT・CL・VDD 2・FCK ……(2)
PSC=PT・ISC・TSC・VDD・FCK ……(3)
PLK=ILK・VDD ……(4)
ここで、PT:スイッチング率、CL:負荷容量、VDD:電源電圧、FCK:周波数、ISC:貫通電流、TSC:貫通電流の時間、ILK:リーク電流である。
PD=PT・CL・VDD 2・FCK ……(2)
PSC=PT・ISC・TSC・VDD・FCK ……(3)
PLK=ILK・VDD ……(4)
ここで、PT:スイッチング率、CL:負荷容量、VDD:電源電圧、FCK:周波数、ISC:貫通電流、TSC:貫通電流の時間、ILK:リーク電流である。
PD(充放電電流成分の電力)の場合、PT(スイッチング率)、VDD(電源電圧)及びFCK(周波数)はシステム仕様で決まってしまう。このため、システム仕様を変更しない限り、PD(充放電電流成分の電力)におけるCL(負荷容量)が占める割合が大きい。
また、PSC(貫通電流成分の電力)の場合、PT(スイッチング率)、VDD(電源電圧)及びFCK(周波数)はシステム仕様で決まってしまう。また、ISC(貫通電流)は使用されるスタンダードセルによって決まってしまう。このため、システム仕様を変更しない限り、PSC(貫通電流成分の電力)におけるTSC(貫通電流の時間)が占める割合が大きい。
また、PLK(リーク成分の電力)の場合、使用するスタンダードセルのゲートチャネルの幅とスレッショルド電圧VtによってILK(リーク電流)が決まってしまう。また、VDD(電源電圧)もシステム仕様で決まってしまう。
低消費電力の半導体集積回路の設計では、式(1)で示される全ての要素の消費電力を最小にすべきである。しかし、論理合成工程(ステップS103)及びレイアウト設計工程(ステップS105)での配置合成及び配線処理では、クロックラインなど常時動作する箇所の動的電力の最適化を行う以外、静的電力の最適化しか行わなかった。一方、各工程で出力されたネットリスト等を用いて回路シミュレーションを行い、動的電力の電力値を確認することは多い。
また、特許文献1では、ネットリストの各セルに対して、ゲートチャネルの幅(サイズ)及びスレッショルド電圧Vtを含む情報に基づいて、セルの置き換えが行われている。この方法では、論理合成工程以降のネットリストに対してのみ処理を行って消費電力を最適化させている。
しかし、上記消費電力最適化方法では、半導体集積回路を設計する際、タイミングの制約を満たす極限まで静的電力の最適化を行った結果、式(4)で表されるPLK(リーク成分の電力)を最小にしても、動作頻度が高いパスで式(2)のパラメータの1つであるCL(負荷容量)及び式(3)のパラメータの1つであるTSC(貫通電流の時間)が増大することがあった。このとき、動的電力である式(2)で表されるPD(充放電電流成分の電力)及び式(3)で表されるPSC(貫通電流成分の電力)が大きくなり、全体の消費電力が大きくなってしまう。
また、特許文献1に示すように、レイアウト設計時にネットリストに対し、情報の抽出及びこの情報を使用した処理工程で動的電力を最適化する場合、次のような問題があった。つまり、回路を表現する抽象度の低いネットリストから情報の抽出及び上記処理工程を行うと、近年の半導体集積回路の多機能、大規模及び複雑化によりその工数が膨大となり、回路シミュレーションの工数が現実的ではない。
本発明の目的は、著しく工数を増加させることなく、充放電電流成分の電力、貫通電流成分の電力及びリーク成分の電力を考慮して、半導体集積回路の消費電力を最適化することができる消費電力最適化方法及び半導体設計装置を提供することである。
本発明は、半導体集積回路の仕様をHDLで記述し、前記HDLで記述されたソースから論理合成を行い、レイアウト設計を行う回路設計で用いられる、前記半導体集積回路の消費電力を最適化する消費電力最適化方法であって、前記ソースを用いて回路シミュレーションを行い、前記HDLで記述された各論理パスの活性度を示す活性度情報を取得する活性度情報取得工程と、前記活性度情報に基づいて各論理パスの消費電力を考慮して前記論理合成を行う論理合成工程と、を有する消費電力最適化方法を提供する。
上記消費電力最適化方法の前記活性度情報取得工程では、前記半導体集積回路の動作又はその一部の動作のシミュレーション結果に基づいて各論理パスの活性度を算出する。
上記消費電力最適化方法の前記論理合成工程では、前記コードからセルに置換されて得られたネットリストの各セルに前記活性度情報を付加する。
上記消費電力最適化方法は、前記ネットリストの各セルに付加される前記活性度情報に重み付けする重み付け工程を有する。
本発明は、半導体集積回路の仕様をHDLで記述し、前記HDLで記述されたソースから論理合成を行い、レイアウト設計を行う回路設計で用いられる、前記半導体集積回路の消費電力を最適化する消費電力最適化方法であって、前記論理合成で作成されたネットリストを用いて回路シミュレーションを行い、前記ネットリストの各セルの活性度情報を取得する活性度情報取得工程と、前記活性度情報に基づいて前記消費電力を考慮して前記レイアウト設計を行うレイアウト設計工程と、を有する消費電力最適化方法を提供する。
上記消費電力最適化方法の前記活性度情報取得工程では、前記半導体集積回路の動作又はその一部の動作のシミュレーション結果に基づいて各セルの活性度を算出する。
上記消費電力最適化方法は、前記活性度情報取得工程で取得された前記活性度情報に重み付けする重み付け工程を有する。
本発明は、半導体集積回路の仕様をHDLで記述し、前記HDLで記述されたソースから論理合成を行い、レイアウト設計を行う際、前記半導体集積回路の消費電力を最適化する半導体設計装置であって、前記ソースを用いて回路シミュレーションを行い、前記HDLで記述された各論理パスの活性度を示す活性度情報を取得する活性度情報取得手段と、前記活性度情報に基づいて各論理パスの消費電力を考慮して前記論理合成を行う論理合成手段と、
を備えた半導体設計装置を提供する。
を備えた半導体設計装置を提供する。
本発明は、半導体集積回路の仕様をHDLで記述し、前記HDLで記述されたソースから論理合成を行い、レイアウト設計を行う際、前記半導体集積回路の消費電力を最適化する半導体設計装置であって、前記論理合成で作成されたネットリストを用いて回路シミュレーションを行い、前記ネットリストの各セルの活性度情報を取得する活性度情報取得手段と、前記活性度情報に基づいて前記消費電力を考慮して前記レイアウト設計を行う、レイアウト設計手段と、を備えた半導体設計装置を提供する。
本発明に係る半導体集積回路の消費電力最適化方法及び半導体設計装置よれば、著しく工数を増加させることなく、充放電電流成分の電力PD、貫通電流成分の電力PSC及びリーク成分の電力PLKからなる全ての電力を考慮して消費電力を最適化することができる。
本発明に係る半導体集積回路の消費電力最適化方法及び半導体設計装置の実施の形態について、図面を参照しながら説明する。以下説明する消費電力最適化方法は、半導体集積回路を設計するための半導体設計装置に適用される。また、半導体集積回路は、バッテリで駆動されるモバイル機器や、高速で動作する必要がある機器等に搭載される。
[第1の実施形態]
図1は、第1の実施形態の半導体設計装置を示すブロック図である。図1に示すように、半導体設計装置は、入力部1、CPU2及び出力部3を有する。CPU2には、セルライブラリ4、回路シミュレーション部5及びネットリストDB6が接続されている。
図1は、第1の実施形態の半導体設計装置を示すブロック図である。図1に示すように、半導体設計装置は、入力部1、CPU2及び出力部3を有する。CPU2には、セルライブラリ4、回路シミュレーション部5及びネットリストDB6が接続されている。
CPU2は、入力部1から入力された半導体集積回路の設計仕様等の情報に基づいて、後述する半導体集積回路の設計処理を行う。出力部3は、その処理結果を出力する。
セルライブラリ4には、論理ゲート、フリップフロップ、これらの組み合わせからなる回路部品、CMOSトランジスタのゲートチャネルの幅やスレッショルド電圧Vtが異なる回路部品など、複数のスタンダードセルが登録されている。回路シミュレーション部5は、CPU2からの指示に従って、HDL記述の回路シミュレーション又はネットリストに対する回路シミュレーションを行う。ネットリストDB6には、論理合成後に出力されるネットリストが登録される。
図2は、第1の実施形態における半導体集積回路の設計手順を示すフローチャートである。この処理は、CPU2内の記録媒体に格納されたプログラムをCPU2が実行することによって行われる。CPU2は、以下の手順で半導体集積回路を設計する。最初に半導体集積回路の仕様設計を行う(ステップS11)。仕様設計を行った後、その仕様をハードウェア記述言語(HDL:Hardware Description Language)で記述したソースを作成する(ステップS12)。
このソースに対して実際の回路動作と同じ動作又はその一部の動作を行う回路シミュレーションを行い、HDL記述の各論理パスの活性度(活性率)を算出する(ステップS13)。この活性度は、HDL記述に対する検査カバレッジを算出する自動ツールと同じアルゴリズムで算出可能である。この自動ツールは、一般的に半導体集積回路を開発する際、HDL記述の回路構成の検査に用いられる。
即ち、HDL記述に対する検査カバレッジを算出する自動ツールは、例えば、HDLのVerilog−HDL言語における「case」記述の中で分岐されている記述(論理パス)がそれぞれ何回活性化されたかを回路シミュレーションにより算出する。1回も活性化されていない論理パスは、動作シミュレーションが行われていないということになる。これと同じ方法で、HDL記述に対する活性度が算出される。
次に、論理合成を行う(ステップS14)。この論理合成では、半導体集積回路の仕様設計がHDLで記述されたソース(ステップS12参照)に対し、このHDL記述が論理合成時に準備されたスタンダードセルに置き換わる際の変換情報を中間処理情報として出力する。変換情報は、HDL記述からスタンダードセルに置換される前後の論理等価を確認するための自動ツールに入力される、HDL記述からセルへの変換情報と同じアルゴリズムで出力可能である。即ち、論理合成では、HDL記述からスタンダードセルに置換される前後の論理等価を確認するための自動ツールに対し、例えば、HDLのVerilog−HDL言語の「case」記述が選択信号付のマルチプレクサ(セレクタ型のセル)に置換された場合、その情報又はそのことが分かるその他の情報を出力する。
これらの情報により、HDL記述からセルに置換された箇所に、HDL記述の回路シミュレーションにおける活性度情報を付加することができる。例えば、HDLのVerilog−HDL言語の「case」記述が、HDLの回路シミュレーションで1秒間に500回活性化し、論理合成でセレクタセルに置換される場合、そのセレクタセルには1秒間に500回活性化されるという活性度情報が付加される。
背景技術の欄で説明した論理合成工程(ステップS103)では、セル間の配線負荷容量等は考慮されないので、式(1)に示される充放電電流成分の電力PD及び貫通電流成分の電力PSCは考慮されずに論理合成が行われる。これに対し、本実施形態では、活性度情報とHDL記述からセルへの変換情報とを用いて論理合成を行う(ステップS14)。即ち、本実施形態の論理合成工程では、充放電電流成分の電力PD及び貫通電流成分の電力PSCを考慮し、セルライブラリ4に格納された各セルのタイミング情報及び論理情報を参照する。そして、入力端子からフリップフロップのパス、フリップフロップ間のパス、及びフリップフロップから出力端子のパス等の論理パスにおいて、所望のタイミングと機能が実現されるように、かつ遅延時間が所定の基準を満たすように、セルの選択及び接続が行われる。さらに、論理合成後に出力されるネットリストの各パス上の各セルに対し、回路シミュレーションを行った際に算出された活性度情報を付加する。
近年の半導体集積回路の多機能、大規模及び複雑化により、半導体集積回路がシステム上で使用される場合と同じ状態でシミュレーションすることが困難な場合がある。そのような場合、本実施形態では、回路の一部の動作でシミュレーションを行った際の結果を用いて、活性度情報に重み付けすることも可能にする。即ち、活性度情報に重み付けが必要であるか否かを判別し(ステップS15)、必要ない場合、そのまま次の工程(ステップS17)に進む。一方、必要な場合、活性度情報に重み付けする(ステップS16)。
例えば、10秒で1処理を行う回路があり、その一部の回路について回路シミュレーションを行う場合、その一部の回路が動作Aを2回、動作Bを3回、それ以外は止まっていると想定する。10秒1処理に占めるこれらの動作の割合から、動作A及び動作Bそれぞれの回路シミュレーションでの活性度情報に基づいて、10秒1処理の中で占める重みを付加する。これにより、10秒の回路シミュレーションを行わなくても、行った場合と同等の活性度情報をネットリストのセルに付加することができる。
また、背景技術の欄で説明した論理合成は、配線負荷容量を無視した状態で行われることが一般的である。本実施形態では、回路シミュレーションから得られた活性度情報に基づいて、活性度が高いセルについては、CMOSトランジスタのゲートチャネルの幅を広くして多くの電流を流すことができるセルを優先的に割り当てるようにする。なお、スレッショルド電圧Vtの低いセルを優先的に割り当てても良い。
論理合成が行われると、遅延時間が所定の基準を満たしているか否かを判別する(ステップS17)。所定の基準を満たしていない場合、ステップS14に戻り、論理合成をやり直す。
遅延時間が所定の基準を満たした後、ネットリストに基づいて、充放電電流成分の電力PD及び貫通電流成分の電力PSCを考慮したレイアウト設計を行う(ステップS18)。レイアウト設計(セルの配置及びセル間の配線)を行う際、遅延時間の制約、及び論理合成工程(ステップS14)で各セルに付加された活性度情報を用い、タイミング及び電力の最適化を行う。
ステップS18のレイアウト設計では、各セルに付加されている活性度情報が示す活性度が高い場合、負荷容量CL及び貫通電流の時間TSCを基に、準備されているセルのゲートチャネルの幅が1ランク大きいセルに置換する際、充放電電流成分の電力PD、貫通電流成分の電力PSCの削減量及びリーク成分の電力PLKの増加量を比較して、有利なセルに置換する。
逆に、各セルに付加されている活性度情報が示す活性度が低い場合、負荷容量CL及び貫通電流の時間TSCを基に、準備されているセルのゲートチャネルの幅が1ランク小さいセルに置換する際、充放電電流成分の電力PD、貫通電流成分の電力PSCの増加量及びリーク成分の電力PLKの削減量を比較して、有利なセルに置換する。
活性度情報が付加された全てのセルに対し、消費電力を最適化するための上記置換処理が完了すると、レイアウト設計後の遅延時間が所定の基準を満たしているか否かを判別する(ステップS19)。所定の基準を満たす場合、半導体集積回路の製造工程で用いられるフォトマスクを形成するためのGDSデータを作成する(ステップS20)。この後、本処理を終了する。一方、所定の基準を満たさない場合、ステップS18に戻ってレイアウト設計をやり直す。
以上説明したように、第1の実施形態の半導体集積回路の消費電力最適化方法及び半導体設計装置によれば、著しく工数を増加させることなく、充放電電流成分の電力PD、貫通電流成分の電力PSC及びリーク成分の電力PLKを考慮して、半導体集積回路の消費電力を最適化することができる。また、HDLで記述された回路に対して回路シミュレーションを行うことで、回路シミュレーション時間を削減することができる。回路規模が大きくなるほど、その削減効果は大きくなり、近年の大規模化された半導体集積回路に有効である。
また、回路シミュレーションを行って算出された活性度情報を、論理合成時にネットリストに付加することで、レイアウト設計を行う際の消費電力の最適化が容易となる。また、セルの置換を行う際、活性度が高い場合には、動的電力が大きくならないように負荷容量CLを小さくあるいは貫通電流の時間TSCを短くすることによって、静的電力(リーク成分の電力PLK)の増加及び動的電力(充放電電流成分の電力PD及び貫通電流成分の電力PSC)の減少を図ることができる。また、回路シミュレーションの工数が膨大である場合、実動作の回路シミュレーションを行わなくても、その一部の動作を回路シミュレーションを行うことによって活性度情報を得ることができる。また、この活性度情報を論理合成及びレイアウト設計に利用することができる。
[第2の実施形態]
第1の実施形態では、HDL記述のソースに対して回路シミュレーションを行って活性度を算出したが、第2の実施形態では、論理合成を行ったネットリストに対して回路シミュレーションを行って活性度を算出する。第2の実施形態の半導体設計装置は、第1の実施形態と同様であるので、その説明は省略する。
第1の実施形態では、HDL記述のソースに対して回路シミュレーションを行って活性度を算出したが、第2の実施形態では、論理合成を行ったネットリストに対して回路シミュレーションを行って活性度を算出する。第2の実施形態の半導体設計装置は、第1の実施形態と同様であるので、その説明は省略する。
図3は、第2の実施形態における半導体集積回路の設計手順を示すフローチャートである。この処理は、CPU2内の記録媒体に格納されたプログラムをCPU2が実行することによって行われる。CPU2は、以下の手順で半導体集積回路を設計する。最初に半導体集積回路の仕様設計を行う(ステップS31)。使用設計を行った後、その仕様をHDLで記述したソースを作成する(ステップS32)。このソースに対して論理合成を行う(ステップS33)。
本実施形態で行われる論理合成工程(ステップS33)では、セル間の配線負荷容量等は考慮されない。このため、充放電電流成分の電力PD及び貫通電流成分の電力PSCは考慮されずに論理合成が行われる。そのため、主にリーク成分の電力PLKを最適化してネットリストが作成される。このとき、充放電電流成分の電力PD及び貫通電流成分の電力PSCは考慮されず、セルライブラリ4に格納された各セルのタイミング情報及び論理情報を参照する。そして、入力端子からフリップフロップのパス、フリップフロップ間のパス、及びフリップフロップから出力端子のパス等の論理パスにおいて、所望のタイミングと機能が実現されるように、かつ遅延時間が所定の基準を満たすように、セルの選択及び接続が行われる。論理合成が行われると、遅延時間が所定の基準を満たしているか否かを判別する(ステップS34)。所定の基準を満たしていない場合、ステップS33に戻り、論理合成をやり直す。
遅延時間が所定の基準を満たした後、論理合成工程(ステップS33)で作成されたネットリストに対して、実際の回路動作と同じ動作又はその一部の動作を行う回路シミュレーションを行い、ネットリストの各セルに対して活性度を算出して、各セルに付加する(ステップS35)。
ネットリストに基づいて、レイアウト設計(セルの配置及びセル間の配線)を行う際、遅延時間の制約、及び前工程(ステップS35)で各セルに付加された活性度情報を用いて、タイミング及び電力の最適化を行う(ステップS36)。
ネットリストに対して回路シミュレーションを行う場合、HDL記述に対して同じ回路シミュレーションを行った場合と比較すると、回路表現の抽象度が異なるので、シミュレーションの工数(時間)が多くなる。このため、半導体集積回路がシステム上で使用される場合と同じ状態でシミュレーションすることが困難な場合、回路の一部の動作でシミュレーションを行った結果を用いて、活性度情報に重み付けする。即ち、活性度情報に重み付けが必要であるか否かを判別し(ステップS37)、必要ない場合、そのまま次の工程(ステップS39)に進む。一方、必要な場合、活性度情報に重み付けする(ステップS38)。
ステップS36のレイアウト設計では、第1の実子形態の図2に示したステップS18と同様に、各セルに付加されている活性度情報示す活性度が高い場合、負荷容量CL及び貫通電流の時間TSCを基に、準備されているセルのゲートチャネルの幅が1ランク大きいセルに置換する際、充放電電流成分の電力PD、貫通電流成分の電力PSCの削減量及びリーク成分の電力PLKの増加量を比較して、有利なセルに置換する。
逆に、各セルに付加されている活性度情報が示す活性度が低い場合、負荷容量CL及び貫通電流の時間TSCを基に、準備されているセルのゲートチャネルの幅が1ランク小さいセルに置換する際、充放電電流成分の電力PD、貫通電流成分の電力PSCの増加量及びリーク成分の電力PLKの削減量を比較して、有利なセルに置換する。
活性度情報が付加された全てのセルに対し、消費電力を最適化するための上記置換処理が完了すると、レイアウト設計後の遅延時間が所定の基準を満たしているか否かを判別する(ステップS39)。所定の基準を満たす場合、半導体集積回路の製造工程で用いられるフォトマスクを形成するためのGDSデータを作成する(ステップS40)。この後、本処理を終了する。一方、所定の基準を満たさない場合、ステップS36に戻ってレイアウト設計をやり直す。
以上説明したように、第2の実施形態の半導体集積回路の消費電力最適化方法及び半導体設計装置によれば、論理合成で出力されたネットリストを使用して回路シミュレーションを行った後にセルの活性度情報を取得する場合でも、第1の実施形態と同様、著しく工数を増加させることなく、充放電電流成分の電力PD、貫通電流成分の電力PSC及びリーク成分の電力PLKを考慮して、半導体集積回路の消費電力を最適化することができる。
本発明に係る半導体集積回路の消費電力最適化方法及び半導体設計装置は、半導体集積回路の消費電力を最適化することができ、半導体集積回路の設計方法及び設計装置等として有用である。
1 入力部
2 CPU
3 出力部
4 セルライブラリ
5 回路シミュレーション部
6 ネットリストDB
2 CPU
3 出力部
4 セルライブラリ
5 回路シミュレーション部
6 ネットリストDB
Claims (9)
- 半導体集積回路の仕様をHDLで記述し、前記HDLで記述されたソースから論理合成を行い、レイアウト設計を行う回路設計で用いられる、前記半導体集積回路の消費電力を最適化する消費電力最適化方法であって、
前記ソースを用いて回路シミュレーションを行い、前記HDLで記述された各論理パスの活性度を示す活性度情報を取得する活性度情報取得工程と、
前記活性度情報に基づいて各論理パスの消費電力を考慮して前記論理合成を行う論理合成工程と、
を有することを特徴とする消費電力最適化方法。 - 請求項1記載の消費電力最適化方法であって、
前記活性度情報取得工程では、前記半導体集積回路の動作又はその一部の動作のシミュレーション結果に基づいて各論理パスの活性度を算出することを特徴とする消費電力最適化方法。 - 請求項1記載の消費電力最適化方法であって、
前記論理合成工程では、前記コードからセルに置換されて得られたネットリストの各セルに前記活性度情報を付加することを特徴とする消費電力最適化方法。 - 請求項2記載の消費電力最適化方法であって、
前記ネットリストの各セルに付加される前記活性度情報に重み付けする重み付け工程を有することを特徴とする消費電力最適化方法。 - 半導体集積回路の仕様をHDLで記述し、前記HDLで記述されたソースから論理合成を行い、レイアウト設計を行う回路設計で用いられる、前記半導体集積回路の消費電力を最適化する消費電力最適化方法であって、
前記論理合成で作成されたネットリストを用いて回路シミュレーションを行い、前記ネットリストの各セルの活性度情報を取得する活性度情報取得工程と、
前記活性度情報に基づいて前記消費電力を考慮して前記レイアウト設計を行うレイアウト設計工程と、
を有することを特徴とする消費電力最適化方法。 - 請求項5記載の消費電力最適化方法であって、
前記活性度情報取得工程では、前記半導体集積回路の動作又はその一部の動作のシミュレーション結果に基づいて各セルの活性度を算出することを特徴とする消費電力最適化方法。 - 請求項6記載の消費電力最適化方法であって、
前記活性度情報取得工程で取得された前記活性度情報に重み付けする重み付け工程を有することを特徴とする消費電力最適化方法。 - 半導体集積回路の仕様をHDLで記述し、前記HDLで記述されたソースから論理合成を行い、レイアウト設計を行う際、前記半導体集積回路の消費電力を最適化する半導体設計装置であって、
前記ソースを用いて回路シミュレーションを行い、前記HDLで記述された各論理パスの活性度を示す活性度情報を取得する活性度情報取得手段と、
前記活性度情報に基づいて各論理パスの消費電力を考慮して前記論理合成を行う論理合成手段と、
を備えたことを特徴とする半導体設計装置。 - 半導体集積回路の仕様をHDLで記述し、前記HDLで記述されたソースから論理合成を行い、レイアウト設計を行う際、前記半導体集積回路の消費電力を最適化する半導体設計装置であって、
前記論理合成で作成されたネットリストを用いて回路シミュレーションを行い、前記ネットリストの各セルの活性度情報を取得する活性度情報取得手段と、
前記活性度情報に基づいて前記消費電力を考慮して前記レイアウト設計を行う、レイアウト設計手段と、
を備えたことを特徴とする半導体設計装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006295118A JP2008112318A (ja) | 2006-10-31 | 2006-10-31 | 半導体集積回路の消費電力最適化方法及び半導体設計装置 |
US11/976,789 US20080104552A1 (en) | 2006-10-31 | 2007-10-29 | Power consumption optimizing method for semiconductor integrated circuit and semiconductor designing apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006295118A JP2008112318A (ja) | 2006-10-31 | 2006-10-31 | 半導体集積回路の消費電力最適化方法及び半導体設計装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008112318A true JP2008112318A (ja) | 2008-05-15 |
Family
ID=39331903
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006295118A Withdrawn JP2008112318A (ja) | 2006-10-31 | 2006-10-31 | 半導体集積回路の消費電力最適化方法及び半導体設計装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20080104552A1 (ja) |
JP (1) | JP2008112318A (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8539388B2 (en) * | 2010-07-14 | 2013-09-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and apparatus for low power semiconductor chip layout and low power semiconductor chip |
EP2691829A4 (en) * | 2011-03-28 | 2014-11-05 | Freescale Semiconductor Inc | METHOD FOR CLASSIFYING POWER OPTIMIZATION PATHS OF AN INTEGRATED CIRCUIT CONCEPT AND CORRESPONDING COMPUTER PROGRAM PRODUCT |
US20130096901A1 (en) * | 2011-10-12 | 2013-04-18 | International Business Machines Corporation | Verifying Simulation Design Modifications |
US20150261648A1 (en) | 2014-03-13 | 2015-09-17 | Parth Malani | Power monitoring system for virtual platform simulation |
US9659123B2 (en) | 2014-10-17 | 2017-05-23 | 21, Inc. | Systems and methods for flexibly optimizing processing circuit efficiency |
US10409827B2 (en) | 2014-10-31 | 2019-09-10 | 21, Inc. | Digital currency mining circuitry having shared processing logic |
US9942046B2 (en) * | 2015-05-06 | 2018-04-10 | 21, Inc. | Digital currency mining circuitry with adaptable difficulty compare capabilities |
CN112906175B (zh) * | 2019-12-04 | 2022-05-20 | 北京大学 | 面向超低功耗应用场景的半导体器件综合评估方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2924882B1 (ja) * | 1998-01-27 | 1999-07-26 | 日本電気株式会社 | 論理シミュレーションモデルの作成方法および装置ならびに記録媒体 |
JP2000123059A (ja) * | 1998-10-16 | 2000-04-28 | Matsushita Electric Ind Co Ltd | 集積回路装置の設計方法 |
JP3759860B2 (ja) * | 2000-06-08 | 2006-03-29 | シャープ株式会社 | 自己同期型のパイプライン制御を採用したデータ駆動型情報処理装置の設計方法 |
JP2002318825A (ja) * | 2001-04-20 | 2002-10-31 | Hitachi Ltd | 論理回路の設計方法 |
-
2006
- 2006-10-31 JP JP2006295118A patent/JP2008112318A/ja not_active Withdrawn
-
2007
- 2007-10-29 US US11/976,789 patent/US20080104552A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20080104552A1 (en) | 2008-05-01 |
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Legal Events
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