JPH04345051A - セミカスタム集積回路におけるマクロセル形成方法 - Google Patents
セミカスタム集積回路におけるマクロセル形成方法Info
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- JPH04345051A JPH04345051A JP11764191A JP11764191A JPH04345051A JP H04345051 A JPH04345051 A JP H04345051A JP 11764191 A JP11764191 A JP 11764191A JP 11764191 A JP11764191 A JP 11764191A JP H04345051 A JPH04345051 A JP H04345051A
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- Japan
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- macrocell
- buffer
- integrated circuit
- cells
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- 238000000034 method Methods 0.000 title claims description 9
- 239000000872 buffer Substances 0.000 claims abstract description 52
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、特にポリセル方式で
構築されるマクロセルとしてのランダム回路に適用され
るものであり、大略、セミカスタム集積回路に関する。
構築されるマクロセルとしてのランダム回路に適用され
るものであり、大略、セミカスタム集積回路に関する。
【０００２】
【従来の技術】セミカスタム集積回路を構築するとき、
予めセルライブラリに登録されたセルを組み合わせて回
路を構築する。
予めセルライブラリに登録されたセルを組み合わせて回
路を構築する。
【０００３】ある論理回路を構成するセルで大きな負荷
容量を駆動する場合を考える。例えば図５のように、マ
クロセルとしてのフリップ・フロップ回路５１により、
１０個のセル、例えばＮＡＮＤ回路５２（５２−１〜５
２−１０ ）を駆動する場合、フリップ・フロップ回路
５１のクロック信号ＣＫの入力からＮＡＮＤ回路５２の
出力ＯＵＴまでの伝搬遅延時間を短くするため、フリッ
プ・フロップ回路５１の駆動力より大きい駆動力を持っ
たバッファセル５３をフリップ・フロップ回路５１とＮ
ＡＮＤ回路５２の間に挿入し、伝搬遅延時間の短縮を図
る。
容量を駆動する場合を考える。例えば図５のように、マ
クロセルとしてのフリップ・フロップ回路５１により、
１０個のセル、例えばＮＡＮＤ回路５２（５２−１〜５
２−１０ ）を駆動する場合、フリップ・フロップ回路
５１のクロック信号ＣＫの入力からＮＡＮＤ回路５２の
出力ＯＵＴまでの伝搬遅延時間を短くするため、フリッ
プ・フロップ回路５１の駆動力より大きい駆動力を持っ
たバッファセル５３をフリップ・フロップ回路５１とＮ
ＡＮＤ回路５２の間に挿入し、伝搬遅延時間の短縮を図
る。
【０００４】上記構成において、フリップ・フロップ回
路５１とＮＡＮＤ回路５２との間に挿入するバッファセ
ル５３は論理的には不用であり、バッファセル５３を設
けた分だけチップサイズの増大を強いられる。セルのレ
イアウトを考えた時、セルはチップ内のどこに配置され
るか未定なので、上記のようなバッファセル５３を設け
るとしても、フリップ・フロップ回路５１とバッファセ
ル５３との間やバッファセル５３とＮＡＮＤ回路５２と
の間の配線長が非常に大きくなる可能性がある。そうな
ると、バッファセル５３を挿入した効果が得られない場
合がある。
路５１とＮＡＮＤ回路５２との間に挿入するバッファセ
ル５３は論理的には不用であり、バッファセル５３を設
けた分だけチップサイズの増大を強いられる。セルのレ
イアウトを考えた時、セルはチップ内のどこに配置され
るか未定なので、上記のようなバッファセル５３を設け
るとしても、フリップ・フロップ回路５１とバッファセ
ル５３との間やバッファセル５３とＮＡＮＤ回路５２と
の間の配線長が非常に大きくなる可能性がある。そうな
ると、バッファセル５３を挿入した効果が得られない場
合がある。
【０００５】他の方法として、同一論理で駆動力を異な
らせたセルを複数ライブラリに用意することもできるが
、あらかじめ準備しなければならないセル数が非常に多
くなり、開発期間が長くなる欠点がある。
らせたセルを複数ライブラリに用意することもできるが
、あらかじめ準備しなければならないセル数が非常に多
くなり、開発期間が長くなる欠点がある。
【０００６】
【発明が解決しようとする課題】このように、従来のセ
ミカスタム集積回路におけるマクロセルでは、次段に繋
がるセルとの間に追加バッファを挿入したり、あらかじ
めライブラリに準備された駆動力の異なる同一論理のセ
ルから適当な駆動力を有するセルを選択して所望の駆動
力が得られるセルを形成するようにしていた。前者は配
線長が非常に大きくなる可能性があり、伝搬遅延時間の
短縮という目的が達成できないことが多々あり、後者は
開発期間の長期化という欠点がある。
ミカスタム集積回路におけるマクロセルでは、次段に繋
がるセルとの間に追加バッファを挿入したり、あらかじ
めライブラリに準備された駆動力の異なる同一論理のセ
ルから適当な駆動力を有するセルを選択して所望の駆動
力が得られるセルを形成するようにしていた。前者は配
線長が非常に大きくなる可能性があり、伝搬遅延時間の
短縮という目的が達成できないことが多々あり、後者は
開発期間の長期化という欠点がある。
【０００７】この発明は上記のような事情を考慮してな
されたものであり、その目的は、回路規模の増大を最小
限に抑えて回路動作を高速にすると共に、開発期間の短
縮化を図ることができるセミカスタム集積回路における
マクロセル形成方法を提供することにある。
されたものであり、その目的は、回路規模の増大を最小
限に抑えて回路動作を高速にすると共に、開発期間の短
縮化を図ることができるセミカスタム集積回路における
マクロセル形成方法を提供することにある。
【０００８】
【課題を解決するための手段】この発明のセミカスタム
集積回路におけるマクロセル形成方法は、多数の組合せ
回路あるいは順序回路がマクロセルとして複数の基準セ
ルと共に集積回路設計前に準備されているセミカスタム
集積回路において、前記マクロセルに設けられた最終段
出力バッファに隣接して設けられる出力駆動用のバッフ
ァセルが基準セルとして複数個準備され、前記出力駆動
用のバッファセルの入出力端と前記マクロセルの最終段
出力バッファの入出力端とが互いに前記セミカスタム集
積回路を構築するにあたって設けられる配線領域を介さ
ずに最短距離で接続される配線手段を有し、前記配線手
段により前記マクロセルの最終段出力バッファがディメ
ンジョンアップされることによりこのマクロセルが次段
に接続されるべき回路への駆動力に応じた出力バッファ
を有するマクロセルとなり得ることを特徴としている。
集積回路におけるマクロセル形成方法は、多数の組合せ
回路あるいは順序回路がマクロセルとして複数の基準セ
ルと共に集積回路設計前に準備されているセミカスタム
集積回路において、前記マクロセルに設けられた最終段
出力バッファに隣接して設けられる出力駆動用のバッフ
ァセルが基準セルとして複数個準備され、前記出力駆動
用のバッファセルの入出力端と前記マクロセルの最終段
出力バッファの入出力端とが互いに前記セミカスタム集
積回路を構築するにあたって設けられる配線領域を介さ
ずに最短距離で接続される配線手段を有し、前記配線手
段により前記マクロセルの最終段出力バッファがディメ
ンジョンアップされることによりこのマクロセルが次段
に接続されるべき回路への駆動力に応じた出力バッファ
を有するマクロセルとなり得ることを特徴としている。
【０００９】
【作用】この発明では、マクロセルの駆動力を可変にす
ることにより、回路動作の高速化及びチップサイズの縮
小化を図る。マクロセルに隣接できる出力駆動用のバッ
ファを複数個準備することにより、セル数の増大を防ぎ
、開発期間の短縮を図る。
ることにより、回路動作の高速化及びチップサイズの縮
小化を図る。マクロセルに隣接できる出力駆動用のバッ
ファを複数個準備することにより、セル数の増大を防ぎ
、開発期間の短縮を図る。
【００１０】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１はこの発明に係るセミカスタム集積回
路におけるマクロセルのレイアウト・イメージを示す回
路ブロック図である。
り説明する。図１はこの発明に係るセミカスタム集積回
路におけるマクロセルのレイアウト・イメージを示す回
路ブロック図である。
【００１１】太線で示す回路ブロックはライブラリに登
録されているマクロセル１ である。このマクロセル１
の接続端子には、配線領域に接続可能な入力端子２−
１ ，２−２ 、出力端子３−１ ，３−２ の他に、
セルの配列方向に補助接続端子４ が設けられている。 この補助接続端子４ は上記マクロセル１ における出
力バッファ５ に必要に応じて追加される補助接続用の
バッファセル６−１，６−２，…の接続を可能にする。
録されているマクロセル１ である。このマクロセル１
の接続端子には、配線領域に接続可能な入力端子２−
１ ，２−２ 、出力端子３−１ ，３−２ の他に、
セルの配列方向に補助接続端子４ が設けられている。 この補助接続端子４ は上記マクロセル１ における出
力バッファ５ に必要に応じて追加される補助接続用の
バッファセル６−１，６−２，…の接続を可能にする。
【００１２】すなわち、マクロセル１の駆動力を大きく
する必要があれば、出力バッファ５にバッファセル６−
１，６−２，…を所望数だけ追加すればよい。図２に示
されるように、実際に追加接続されるバッファセル６−
１，６−２，…の入力信号はマクロセル１内の最終段の
出力バッファ５ への入力信号と同一となるように結線
され、かつ追加されたバッファセル６−１，６−２，…
の出力信号とマクロセル１内の最終段の出力バッファ５
の出力信号とは結線されるように構成される。これら
の結線は配線領域に出されることなく、それぞれのセル
上に絶縁膜（図示せず）を挟んで最短距離で這わせられ
る。これにより、例えばマクロセル１ がフリップフロ
ップ回路を構成するものであれば、所望の駆動力を有し
たフリップフロップ回路が１個のライブラリ単位のマク
ロセル１ として使用できることになる。図３はこの発
明のセミカスタム集積回路におけるマクロセル形成方法
の特徴となる部分をフローチャートに示したものである
。
する必要があれば、出力バッファ５にバッファセル６−
１，６−２，…を所望数だけ追加すればよい。図２に示
されるように、実際に追加接続されるバッファセル６−
１，６−２，…の入力信号はマクロセル１内の最終段の
出力バッファ５ への入力信号と同一となるように結線
され、かつ追加されたバッファセル６−１，６−２，…
の出力信号とマクロセル１内の最終段の出力バッファ５
の出力信号とは結線されるように構成される。これら
の結線は配線領域に出されることなく、それぞれのセル
上に絶縁膜（図示せず）を挟んで最短距離で這わせられ
る。これにより、例えばマクロセル１ がフリップフロ
ップ回路を構成するものであれば、所望の駆動力を有し
たフリップフロップ回路が１個のライブラリ単位のマク
ロセル１ として使用できることになる。図３はこの発
明のセミカスタム集積回路におけるマクロセル形成方法
の特徴となる部分をフローチャートに示したものである
。
【００１３】この図３の例では、マクロセルが登録され
ているライブラリと前記補助出力バッファが登録されて
いるライブラリとは異なる階層のライブラリに別れてい
る。すなわち、３１で選ばれ、使用することとなった駆
動力可変の対照となるマクロセルでは、次段に接続され
るマクロセルへの駆動力が不足なら、内蔵の出力バッフ
ァに補助出力バッファを追加していく（３２，３３，３
４）。次段に接続されるマクロセルへの駆動力が適合し
たなら、これを１個のマクロセルとしてレイアウトする
（３５） 。 つまり、バッファ６−１，６−２，…を追加しても見か
け上所望のセミカスタム集積回路を構築すべき１個のマ
クロセルとして扱われる。
ているライブラリと前記補助出力バッファが登録されて
いるライブラリとは異なる階層のライブラリに別れてい
る。すなわち、３１で選ばれ、使用することとなった駆
動力可変の対照となるマクロセルでは、次段に接続され
るマクロセルへの駆動力が不足なら、内蔵の出力バッフ
ァに補助出力バッファを追加していく（３２，３３，３
４）。次段に接続されるマクロセルへの駆動力が適合し
たなら、これを１個のマクロセルとしてレイアウトする
（３５） 。 つまり、バッファ６−１，６−２，…を追加しても見か
け上所望のセミカスタム集積回路を構築すべき１個のマ
クロセルとして扱われる。
【００１４】図４はこの発明を用いたフリップフロップ
回路の回路図である。インバータ４１−１、クロックド
インバータ４１−２，４１−３、最終段の出力バッファ
４１−４でフリップフロップ回路４１が構成されている
。クロックドインバータ４１−３にはクロック信号φが
供給され、クロックドインバータ４１−２にはクロック
信号φの反転信号´φが供給されて動作する。フリップ
フロップ回路４１の出力バッファ４１−４の段数を増や
すことなく最終段出力バッファのディメンジョンアップ
を追加バッファ４２により実現する。 しかも上述したように、この追加バッファ４２は次段に
おいて駆動するトランジスタ等によって追加する個数を
変えることができ、フリップフロップ回路４１の出力バ
ッファ４１−４に常に隣接して設けられる。
回路の回路図である。インバータ４１−１、クロックド
インバータ４１−２，４１−３、最終段の出力バッファ
４１−４でフリップフロップ回路４１が構成されている
。クロックドインバータ４１−３にはクロック信号φが
供給され、クロックドインバータ４１−２にはクロック
信号φの反転信号´φが供給されて動作する。フリップ
フロップ回路４１の出力バッファ４１−４の段数を増や
すことなく最終段出力バッファのディメンジョンアップ
を追加バッファ４２により実現する。 しかも上述したように、この追加バッファ４２は次段に
おいて駆動するトランジスタ等によって追加する個数を
変えることができ、フリップフロップ回路４１の出力バ
ッファ４１−４に常に隣接して設けられる。
【００１５】上記実施例によれば、セミカスタムＬＳＩ
において、ＬＳＩを構築するセルの出力バッファを任意
に可変できるマクロセルがライブラリとして存在するこ
とになり、従来のごとく、事前に駆動の能力の違うセル
を各々準備するよりも開発期間が大幅に短縮される。こ
れにより、回路動作の高速化に寄与すると共に回路規模
増大を回避し、チップサイズの縮小化に寄与する。
において、ＬＳＩを構築するセルの出力バッファを任意
に可変できるマクロセルがライブラリとして存在するこ
とになり、従来のごとく、事前に駆動の能力の違うセル
を各々準備するよりも開発期間が大幅に短縮される。こ
れにより、回路動作の高速化に寄与すると共に回路規模
増大を回避し、チップサイズの縮小化に寄与する。
【００１６】
【発明の効果】以上説明したようにこの発明によれば、
駆動能力の異なるセルが容易に形成できることにより、
回路規模の増大を最小限に抑えて回路動作を高速にする
と共に、開発期間の短縮化を図ることができるセミカス
タム集積回路におけるマクロセル形成方法が提供できる
。
駆動能力の異なるセルが容易に形成できることにより、
回路規模の増大を最小限に抑えて回路動作を高速にする
と共に、開発期間の短縮化を図ることができるセミカス
タム集積回路におけるマクロセル形成方法が提供できる
。
【図１】この発明に係るセミカスタム集積回路における
マクロセルのレイアウト・イメージを示す回路ブロック
図。
マクロセルのレイアウト・イメージを示す回路ブロック
図。
【図２】図１の要部の詳細を示す回路構成図。
【図３】この発明に係るマクロセル形成方法の特徴とな
る部分を示すフローチャート。
る部分を示すフローチャート。
【図４】この発明を用いた具体的な回路図。
【図５】従来のセミカスタム集積回路の構築例の一部分
を示す回路図。
を示す回路図。
１…マクロセル、 ２−１，２−２ …入力端子、３−
１ ，３−２ …出力端子、 ４…補助接続端子、 ５
…出力バッファ、 ６…バッファセル。
１ ，３−２ …出力端子、 ４…補助接続端子、 ５
…出力バッファ、 ６…バッファセル。
Claims (1)
- 【請求項１】多数の組合せ回路あるいは順序回路がマク
ロセルとして複数の基準セルと共に集積回路設計前に準
備されているセミカスタム集積回路において、前記マク
ロセルに設けられた最終段出力バッファに隣接して設け
られる出力駆動用のバッファセルが基準セルとして複数
個準備され、前記出力駆動用のバッファセルの入出力端
と前記マクロセルの最終段出力バッファの入出力端とが
互いに前記セミカスタム集積回路を構築するにあたって
設けられる配線領域を介さずに最短距離で接続される配
線手段を有し、前記配線手段により前記マクロセルの最
終段出力バッファがディメンジョンアップされることに
よりこのマクロセルが次段に接続されるべき回路への駆
動力に応じた出力バッファを有するマクロセルとなり得
ることを特徴とするセミカスタム集積回路におけるマク
ロセル形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11764191A JPH04345051A (ja) | 1991-05-22 | 1991-05-22 | セミカスタム集積回路におけるマクロセル形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11764191A JPH04345051A (ja) | 1991-05-22 | 1991-05-22 | セミカスタム集積回路におけるマクロセル形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04345051A true JPH04345051A (ja) | 1992-12-01 |
Family
ID=14716724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11764191A Withdrawn JPH04345051A (ja) | 1991-05-22 | 1991-05-22 | セミカスタム集積回路におけるマクロセル形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04345051A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0845810A1 (en) * | 1996-11-29 | 1998-06-03 | Fujitsu Limited | Large-scale-integration circuit device and method of manufacturing same |
| EP1152535A1 (en) * | 2000-05-01 | 2001-11-07 | Hewlett-Packard Company | System and method for increasing a drive signal and decreasing a pin count |
-
1991
- 1991-05-22 JP JP11764191A patent/JPH04345051A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0845810A1 (en) * | 1996-11-29 | 1998-06-03 | Fujitsu Limited | Large-scale-integration circuit device and method of manufacturing same |
| EP1152535A1 (en) * | 2000-05-01 | 2001-11-07 | Hewlett-Packard Company | System and method for increasing a drive signal and decreasing a pin count |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980806 |