JPH06195148A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH06195148A JPH06195148A JP4357261A JP35726192A JPH06195148A JP H06195148 A JPH06195148 A JP H06195148A JP 4357261 A JP4357261 A JP 4357261A JP 35726192 A JP35726192 A JP 35726192A JP H06195148 A JPH06195148 A JP H06195148A
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- JP
- Japan
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- signal
- integrated circuit
- semiconductor integrated
- drive
- gate
- Prior art date
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Abstract
(57)【要約】
【目的】 負荷容量に応じて所望の遅延時間を得ること
ができる半導体集積回路を提供する。 【構成】 本発明は、任意数の回路ブロックの動作を制
御する制御信号回路ブロックを搭載する半導体集積回路
１において、制御信号回路ブロック（クロック発生回路
２）内の出力側に接続した駆動能力の異なる複数の駆動
部からなる駆動手段３と、種々の負荷に応じて駆動手段
３の内の任意の駆動能力を有する駆動部を選択する選択
手段４とを設けたものである。この構成により、制御信
号回路ブロックが発生する信号の遅延時間を種々の負荷
に応じて許容範囲内に収めることが可能となる。
ができる半導体集積回路を提供する。 【構成】 本発明は、任意数の回路ブロックの動作を制
御する制御信号回路ブロックを搭載する半導体集積回路
１において、制御信号回路ブロック（クロック発生回路
２）内の出力側に接続した駆動能力の異なる複数の駆動
部からなる駆動手段３と、種々の負荷に応じて駆動手段
３の内の任意の駆動能力を有する駆動部を選択する選択
手段４とを設けたものである。この構成により、制御信
号回路ブロックが発生する信号の遅延時間を種々の負荷
に応じて許容範囲内に収めることが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、さらに詳述すると、チップレイアウト後の負荷容量
に応じて駆動能力を変えることができる制御信号回路ブ
ロックを備えた半導体集積回路に関する。
し、さらに詳述すると、チップレイアウト後の負荷容量
に応じて駆動能力を変えることができる制御信号回路ブ
ロックを備えた半導体集積回路に関する。
【０００２】
【従来の技術】半導体集積回路（ＬＳＩ）は、微細加工
技術の進歩に伴い高集積化、高速化、多機能化してい
る。このような半導体集積回路を構成する回路ブロック
の多くは、クロック信号に同期して動作している。図７
に制御信号回路ブロックの一例であるクロック発生回路
１００を示す。このクロック発生回路１００は、外部か
らクロック信号（単相）ＣＬＫを取り込み、２相のクロ
ック信号Ｘ，Ｙを発生するものである。このクロック発
生回路１００は、第１、第２のナンドゲート１０１，１
０２を具備し、外部からクロック信号ＣＬＫを第１のナ
ンドゲート１０１の一方の入力端子と、インバータ１０
３を介して第２のナンドゲート１０２の他方の入力端子
とに入力している。
技術の進歩に伴い高集積化、高速化、多機能化してい
る。このような半導体集積回路を構成する回路ブロック
の多くは、クロック信号に同期して動作している。図７
に制御信号回路ブロックの一例であるクロック発生回路
１００を示す。このクロック発生回路１００は、外部か
らクロック信号（単相）ＣＬＫを取り込み、２相のクロ
ック信号Ｘ，Ｙを発生するものである。このクロック発
生回路１００は、第１、第２のナンドゲート１０１，１
０２を具備し、外部からクロック信号ＣＬＫを第１のナ
ンドゲート１０１の一方の入力端子と、インバータ１０
３を介して第２のナンドゲート１０２の他方の入力端子
とに入力している。
【０００３】また、クロック発生回路１００の第１のナ
ンドゲート１０１の出力側に接続した第１の遅延素子１
０４を第２のナンドゲート１０２の一方の入力端子に、
第２のナンドゲート１０２の出力側に接続した第２の遅
延素子１０５を第１のナンドゲート１０１の他方の入力
端子に襷がけ接続している。このクロック発生回路１０
０の２相のクロック信号Ｘ，Ｙは、図８に示すように、
第１、第２の遅延素子１０４，１０５の遅延動作と、ク
ロック発生回路に接続される負荷との関係から遅延時間
τdr、τdfを伴うものとなる。
ンドゲート１０１の出力側に接続した第１の遅延素子１
０４を第２のナンドゲート１０２の一方の入力端子に、
第２のナンドゲート１０２の出力側に接続した第２の遅
延素子１０５を第１のナンドゲート１０１の他方の入力
端子に襷がけ接続している。このクロック発生回路１０
０の２相のクロック信号Ｘ，Ｙは、図８に示すように、
第１、第２の遅延素子１０４，１０５の遅延動作と、ク
ロック発生回路に接続される負荷との関係から遅延時間
τdr、τdfを伴うものとなる。
【０００４】
【発明が解決しようとする課題】ところで、クロック発
生回路１００の場合、その負荷は半導体集積回路の規模
やチップレイアウト及び回路ブロック数により異なるた
め、例えば、高速動作を伴う際には負荷容量により遅延
時間を調整する必要が生じ、このため、半導体集積回路
の設計に長時間を要し、コスト増の要因となっていた。
生回路１００の場合、その負荷は半導体集積回路の規模
やチップレイアウト及び回路ブロック数により異なるた
め、例えば、高速動作を伴う際には負荷容量により遅延
時間を調整する必要が生じ、このため、半導体集積回路
の設計に長時間を要し、コスト増の要因となっていた。
【０００５】本発明は上記事情に基づいてなされたもの
であり、負荷容量に応じて遅延時間の調整が可能な半導
体集積回路を提供することを目的とする。
であり、負荷容量に応じて遅延時間の調整が可能な半導
体集積回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めの本発明は、任意数の回路ブロックの動作を制御する
制御信号回路ブロックを搭載する半導体集積回路におい
て、前記制御信号回路ブロック内の出力側に接続した駆
動能力の異なる複数の駆動部からなる駆動手段と、負荷
に応じて駆動手段の内の任意の駆動能力を有する駆動部
を選択する選択手段とを有することを特徴とするもので
ある。
めの本発明は、任意数の回路ブロックの動作を制御する
制御信号回路ブロックを搭載する半導体集積回路におい
て、前記制御信号回路ブロック内の出力側に接続した駆
動能力の異なる複数の駆動部からなる駆動手段と、負荷
に応じて駆動手段の内の任意の駆動能力を有する駆動部
を選択する選択手段とを有することを特徴とするもので
ある。
【０００７】前記選択手段は、リセット動作中に入力す
る外部入力信号を用いて駆動部を選択するものであるこ
とが望ましい。
る外部入力信号を用いて駆動部を選択するものであるこ
とが望ましい。
【０００８】また、外部入力信号は、クロック信号であ
ってもよい。
ってもよい。
【０００９】さらに、制御信号回路ブロックは、クロッ
ク発生回路であってもよい。
ク発生回路であってもよい。
【００１０】前記クロック発生回路は、単相のクロック
信号に基づき２相のクロック信号を出力するものであっ
てもよい。
信号に基づき２相のクロック信号を出力するものであっ
てもよい。
【００１１】
【作用】上述した構成の半導体集積回路によれば、選択
手段が、例えばリセット動作中に入力する外部入力信号
を用いて負荷に応じて制御信号回路ブロック内の出力側
に接続した駆動手段のうちの任意の駆動能力を有する駆
動部を選択するので、制御信号回路ブロックが発生する
信号（例えばクロック信号）の遅延時間を種々の負荷に
応じて許容範囲内に収めることができ、制御信号回路ブ
ロックの機能を常に適切に発揮できる。
手段が、例えばリセット動作中に入力する外部入力信号
を用いて負荷に応じて制御信号回路ブロック内の出力側
に接続した駆動手段のうちの任意の駆動能力を有する駆
動部を選択するので、制御信号回路ブロックが発生する
信号（例えばクロック信号）の遅延時間を種々の負荷に
応じて許容範囲内に収めることができ、制御信号回路ブ
ロックの機能を常に適切に発揮できる。
【００１２】
【実施例】以下に、本発明の一実施例である半導体集積
回路について図面を参照して詳細に説明する。図１は、
本発明の一実施例である半導体集積回路の概略ブロック
図、図２はそのクロック発生回路の回路図、図３はその
半導体集積回路の選択手段の回路図である。図１に示す
半導体集積回路１は、図示しない任意数の回路ブロック
の動作を制御する制御信号回路ブロックであり、駆動能
力の異なる複数の駆動部３ａ，３ｂ，３ｃからなる駆動
手段３を包含するクロック発生回路２と、種々の負荷に
応じて駆動手段３の内の任意の駆動能力を有する駆動部
３ａ，３ｂ，３ｃを選択する選択手段４とを具備してい
る。
回路について図面を参照して詳細に説明する。図１は、
本発明の一実施例である半導体集積回路の概略ブロック
図、図２はそのクロック発生回路の回路図、図３はその
半導体集積回路の選択手段の回路図である。図１に示す
半導体集積回路１は、図示しない任意数の回路ブロック
の動作を制御する制御信号回路ブロックであり、駆動能
力の異なる複数の駆動部３ａ，３ｂ，３ｃからなる駆動
手段３を包含するクロック発生回路２と、種々の負荷に
応じて駆動手段３の内の任意の駆動能力を有する駆動部
３ａ，３ｂ，３ｃを選択する選択手段４とを具備してい
る。
【００１３】クロック発生回路２は、従来のクロック発
生回路１００と同様、外部からクロック信号（単相）Ｃ
ＬＫを取り込み、２相のクロック信号Ｘ，Ｙを発生す
る。このクロック発生回路２は、第１、第２のナンドゲ
ート１０１，１０２を具備し、外部からのクロック信号
ＣＬＫは第１のナンドゲート１０１の一方の入力端子
と、インバータ１０３を介して第２のナンドゲート１０
２の他方の入力端子とに入力される。
生回路１００と同様、外部からクロック信号（単相）Ｃ
ＬＫを取り込み、２相のクロック信号Ｘ，Ｙを発生す
る。このクロック発生回路２は、第１、第２のナンドゲ
ート１０１，１０２を具備し、外部からのクロック信号
ＣＬＫは第１のナンドゲート１０１の一方の入力端子
と、インバータ１０３を介して第２のナンドゲート１０
２の他方の入力端子とに入力される。
【００１４】また、クロック発生回路１００の第１のナ
ンドゲート１０１の出力側に第１のインバータ１１１と
駆動手段３とを介して接続した第１の遅延素子１０４の
出力を第２のナンドゲート１０２の一方の入力端子に、
第２のナンドゲート１０２の出力側に第２のインバータ
１１２と駆動手段３とを介して接続した第２の遅延素子
１０５の出力を第１のナンドゲート１０１の他方の入力
端子に襷がけ接続している。さらに、第１のインバータ
１１１と第１の遅延素子１０４との間及び第２のインバ
ータ１１２と第２の遅延素子１０５との間に設けられ
た、駆動能力の異なる３個の駆動部３ａ，３ｂ，３ｃか
らなる駆動手段３と、選択手段４からの選択信号Ａ
（Ｑ），Ａ（ＸＱ），Ｂ（Ｑ），Ｂ（ＸＱ），Ｃ
（Ｑ），Ｃ（ＸＱ）に基づき駆動部３ａ，３ｂ，３ｃを
選択的に動作させるドライバ５とを具備している。
ンドゲート１０１の出力側に第１のインバータ１１１と
駆動手段３とを介して接続した第１の遅延素子１０４の
出力を第２のナンドゲート１０２の一方の入力端子に、
第２のナンドゲート１０２の出力側に第２のインバータ
１１２と駆動手段３とを介して接続した第２の遅延素子
１０５の出力を第１のナンドゲート１０１の他方の入力
端子に襷がけ接続している。さらに、第１のインバータ
１１１と第１の遅延素子１０４との間及び第２のインバ
ータ１１２と第２の遅延素子１０５との間に設けられ
た、駆動能力の異なる３個の駆動部３ａ，３ｂ，３ｃか
らなる駆動手段３と、選択手段４からの選択信号Ａ
（Ｑ），Ａ（ＸＱ），Ｂ（Ｑ），Ｂ（ＸＱ），Ｃ
（Ｑ），Ｃ（ＸＱ）に基づき駆動部３ａ，３ｂ，３ｃを
選択的に動作させるドライバ５とを具備している。
【００１５】駆動部３ａは、第１のインバータ１１１と
第１の遅延素子１０４との間に設けられた一対のトラン
ジスタＴ1a，Ｔ1bと、第２のインバータ１１２と第２の
遅延素子１０５との間に設けられた一対のトランジスタ
Ｔ1c，Ｔ1dとを具備している。駆動部３ｂは、第１のイ
ンバータ１１１と第１の遅延素子１０４との間に設けら
れた一対のトランジスタＴ2a，Ｔ2bと、第２のインバー
タ１１２と第２の遅延素子１０５との間に設けられた一
対のトランジスタＴ2c，Ｔ2dとを具備している。駆動部
３ｃは、第１のインバータ１１１と第１の遅延素子１０
４との間に設けられた一対のトランジスタＴ3a，Ｔ3b
と、第２のインバータ１１２と第２の遅延素子１０５と
の間に設けられた一対のトランジスタＴ3c，Ｔ3dとを具
備している。なお、トランジスタＴ1a，Ｔ2a，Ｔ3a，Ｔ
1c，Ｔ2c，Ｔ3cはＰ型ＭＯＳトランジスタ、トランジス
タＴ1b，Ｔ2b，Ｔ3b，Ｔ1d，Ｔ2d，Ｔ3dはＮ型ＭＯＳト
ランジスタである。
第１の遅延素子１０４との間に設けられた一対のトラン
ジスタＴ1a，Ｔ1bと、第２のインバータ１１２と第２の
遅延素子１０５との間に設けられた一対のトランジスタ
Ｔ1c，Ｔ1dとを具備している。駆動部３ｂは、第１のイ
ンバータ１１１と第１の遅延素子１０４との間に設けら
れた一対のトランジスタＴ2a，Ｔ2bと、第２のインバー
タ１１２と第２の遅延素子１０５との間に設けられた一
対のトランジスタＴ2c，Ｔ2dとを具備している。駆動部
３ｃは、第１のインバータ１１１と第１の遅延素子１０
４との間に設けられた一対のトランジスタＴ3a，Ｔ3b
と、第２のインバータ１１２と第２の遅延素子１０５と
の間に設けられた一対のトランジスタＴ3c，Ｔ3dとを具
備している。なお、トランジスタＴ1a，Ｔ2a，Ｔ3a，Ｔ
1c，Ｔ2c，Ｔ3cはＰ型ＭＯＳトランジスタ、トランジス
タＴ1b，Ｔ2b，Ｔ3b，Ｔ1d，Ｔ2d，Ｔ3dはＮ型ＭＯＳト
ランジスタである。
【００１６】ドライバ５は、駆動部３ａを動作させるア
ンドゲート６ａとオアゲート７ａ及びアンドゲート６ｂ
とオアゲート７ｂの組と、駆動部３ｂを動作させるアン
ドゲート８ａとオアゲート９ａ及びアンドゲート８ｂと
オアゲート９ｂの組と、駆動部３ｃを動作させるアンド
ゲート１０ａとオアゲート１１ａ及びアンドゲート１０
ｂとオアゲート１１ｂの組とを具備している。
ンドゲート６ａとオアゲート７ａ及びアンドゲート６ｂ
とオアゲート７ｂの組と、駆動部３ｂを動作させるアン
ドゲート８ａとオアゲート９ａ及びアンドゲート８ｂと
オアゲート９ｂの組と、駆動部３ｃを動作させるアンド
ゲート１０ａとオアゲート１１ａ及びアンドゲート１０
ｂとオアゲート１１ｂの組とを具備している。
【００１７】そして、第１のインバータ１１１の出力信
号は、アンドゲート６ａ、オアゲート７ａ、アンドゲー
ト８ａ、オアゲート９ａ、アンドゲート１０ａ、オアゲ
ート１１ａの各他方の入力端子に入力する。また、第２
のインバータ１１２の出力信号は、アンドゲート６ｂ、
オアゲート７ｂ、アンドゲート８ｂ、オアゲート９ｂ、
アンドゲート１０ｂ、オアゲート１１ｂの各他方の入力
端子に入力する。
号は、アンドゲート６ａ、オアゲート７ａ、アンドゲー
ト８ａ、オアゲート９ａ、アンドゲート１０ａ、オアゲ
ート１１ａの各他方の入力端子に入力する。また、第２
のインバータ１１２の出力信号は、アンドゲート６ｂ、
オアゲート７ｂ、アンドゲート８ｂ、オアゲート９ｂ、
アンドゲート１０ｂ、オアゲート１１ｂの各他方の入力
端子に入力する。
【００１８】選択手段４からの選択信号Ａ（Ｑ），Ａ
（ＸＱ），Ｂ（Ｑ），Ｂ（ＸＱ），Ｃ（Ｑ），Ｃ（Ｘ
Ｑ）の内、選択信号Ａ（Ｑ）はオアゲート６ａ，６ｂの
一方の入力端子に入力する。また、選択信号Ａ（ＸＱ）
は、アンドゲート７ａ，７ｂの一方の入力端子に入力す
る。選択信号Ｂ（Ｑ）は、アンドゲート８ａ，８ｂの一
方の入力端子に入力する。選択信号Ｂ（ＸＱ）は、オア
ゲート９ａ，９ｂの一方の入力端子に入力する。選択信
号Ｃ（Ｑ）は、アンドゲート１０ａ，１０ｂの一方の入
力端子に入力する。選択信号Ｃ（ＸＱ）は、オアゲート
１１ａ，１１ｂの一方の入力端子に入力する。
（ＸＱ），Ｂ（Ｑ），Ｂ（ＸＱ），Ｃ（Ｑ），Ｃ（Ｘ
Ｑ）の内、選択信号Ａ（Ｑ）はオアゲート６ａ，６ｂの
一方の入力端子に入力する。また、選択信号Ａ（ＸＱ）
は、アンドゲート７ａ，７ｂの一方の入力端子に入力す
る。選択信号Ｂ（Ｑ）は、アンドゲート８ａ，８ｂの一
方の入力端子に入力する。選択信号Ｂ（ＸＱ）は、オア
ゲート９ａ，９ｂの一方の入力端子に入力する。選択信
号Ｃ（Ｑ）は、アンドゲート１０ａ，１０ｂの一方の入
力端子に入力する。選択信号Ｃ（ＸＱ）は、オアゲート
１１ａ，１１ｂの一方の入力端子に入力する。
【００１９】選択手段４は、図３に示すように、リセッ
ト信号（又はセット信号）を反転するインバータ２１
と、リセット信号とクロック信号ＣＬＫのアンドをとる
アンドゲート２２と、インバータ２１の出力信号を遅延
する遅延素子２３と、アンドゲート２２の出力信号を順
次取り込み選択駆動信号Ｑ1 ，Ｑ2 ，Ｑ3 を出力する第
１乃至第３のフリップフロップ２４ａ乃至２４ｃと、選
択駆動信号Ｑ1 ，Ｑ2 ，Ｑ3 の内、選択駆動信号Ｑ1 ，
Ｑ2 の否定和をとるノアゲート２５ａと、選択駆動信号
Ｑ1 ，Ｑ3 の否定和をとるノアゲート２５ｂと、選択駆
動信号Ｑ2 ，Ｑ3の否定和をとるノアゲート２５ｃと、
選択駆動信号Ｑ3 とノアゲート２５ａの出力信号のアン
ドをとるアンドゲート２６ａと、選択駆動信号Ｑ2 とノ
アゲート２５ｂの出力信号のアンドをとるアンドゲート
２６ｂと、選択駆動信号Ｑ1 とノアゲート２５ｃの出力
信号のアンドをとるアンドゲート２６ｃと、アンドゲー
ト２６ａの出力信号と反転したリセット信号とを基に選
択信号Ｃ（Ｑ），Ｃ（ＸＱ）を発生するフリップフロッ
プ２７ａと、アンドゲート２６ｂの出力信号と反転した
リセット信号とを基に選択信号Ｂ（Ｑ），Ｂ（ＸＱ）を
発生するフリップフロップ２７ｂと、アンドゲート２６
ｃの出力信号と反転したリセット信号とを基に選択信号
Ａ（Ｑ），Ａ（ＸＱ）を発生するフリップフロップ２７
ｃとを具備している。
ト信号（又はセット信号）を反転するインバータ２１
と、リセット信号とクロック信号ＣＬＫのアンドをとる
アンドゲート２２と、インバータ２１の出力信号を遅延
する遅延素子２３と、アンドゲート２２の出力信号を順
次取り込み選択駆動信号Ｑ1 ，Ｑ2 ，Ｑ3 を出力する第
１乃至第３のフリップフロップ２４ａ乃至２４ｃと、選
択駆動信号Ｑ1 ，Ｑ2 ，Ｑ3 の内、選択駆動信号Ｑ1 ，
Ｑ2 の否定和をとるノアゲート２５ａと、選択駆動信号
Ｑ1 ，Ｑ3 の否定和をとるノアゲート２５ｂと、選択駆
動信号Ｑ2 ，Ｑ3の否定和をとるノアゲート２５ｃと、
選択駆動信号Ｑ3 とノアゲート２５ａの出力信号のアン
ドをとるアンドゲート２６ａと、選択駆動信号Ｑ2 とノ
アゲート２５ｂの出力信号のアンドをとるアンドゲート
２６ｂと、選択駆動信号Ｑ1 とノアゲート２５ｃの出力
信号のアンドをとるアンドゲート２６ｃと、アンドゲー
ト２６ａの出力信号と反転したリセット信号とを基に選
択信号Ｃ（Ｑ），Ｃ（ＸＱ）を発生するフリップフロッ
プ２７ａと、アンドゲート２６ｂの出力信号と反転した
リセット信号とを基に選択信号Ｂ（Ｑ），Ｂ（ＸＱ）を
発生するフリップフロップ２７ｂと、アンドゲート２６
ｃの出力信号と反転したリセット信号とを基に選択信号
Ａ（Ｑ），Ａ（ＸＱ）を発生するフリップフロップ２７
ｃとを具備している。
【００２０】次に、上述した半導体集積回路１の動作を
図４乃至図６をも参照して説明する。尚、本実施例で
は、リセット信号は通常ハイレベルで、リセット動作の
ときのみローレベルになるものとして、以下の説明を行
う。いま、負荷の容量に応じて駆動部３ａを選択する場
合には、リセット信号が区間ａ乃至ｆのローレベルのと
きに外部から１個のクロック信号ＣＬＫを選択手段４に
入力する。これにより、アンドゲート２２の出力信号は
ハイとなり、第１のフリップフロップ２４ａから図４に
示すような選択駆動信号Ｑ1 が出力され、一方、選択駆
動信号Ｑ2 ，Ｑ3 はローレベルに固定されるので、アン
ドゲート２６ｃからハイレベルの出力信号がフリップフ
ロップ２７ｃに送られる。
図４乃至図６をも参照して説明する。尚、本実施例で
は、リセット信号は通常ハイレベルで、リセット動作の
ときのみローレベルになるものとして、以下の説明を行
う。いま、負荷の容量に応じて駆動部３ａを選択する場
合には、リセット信号が区間ａ乃至ｆのローレベルのと
きに外部から１個のクロック信号ＣＬＫを選択手段４に
入力する。これにより、アンドゲート２２の出力信号は
ハイとなり、第１のフリップフロップ２４ａから図４に
示すような選択駆動信号Ｑ1 が出力され、一方、選択駆
動信号Ｑ2 ，Ｑ3 はローレベルに固定されるので、アン
ドゲート２６ｃからハイレベルの出力信号がフリップフ
ロップ２７ｃに送られる。
【００２１】この結果、フリップフロップ２７ｃからハ
イレベルの選択信号Ａ（Ｑ）及びローレベルの選択信号
Ａ（ＸＱ）が、ドライバ５のアンドゲート６ａ，６ｂ及
びオアゲート７ａ，７ｂに送られ、トランジスタＴ1a，
Ｔ1b，Ｔ1c，Ｔ1dがオンしてこの駆動部３ａが選択され
る。したがって、この場合は入力した単相のクロック信
号は駆動部３ａを介して２相のクロック信号Ｘ，Ｙとし
て出力される。
イレベルの選択信号Ａ（Ｑ）及びローレベルの選択信号
Ａ（ＸＱ）が、ドライバ５のアンドゲート６ａ，６ｂ及
びオアゲート７ａ，７ｂに送られ、トランジスタＴ1a，
Ｔ1b，Ｔ1c，Ｔ1dがオンしてこの駆動部３ａが選択され
る。したがって、この場合は入力した単相のクロック信
号は駆動部３ａを介して２相のクロック信号Ｘ，Ｙとし
て出力される。
【００２２】次に、負荷の容量に応じて駆動部３ｂを選
択する場合には、図５に示すように、リセット信号が区
間ａ乃至ｆのローレベルのときに外部から２個のクロッ
ク信号ＣＬＫを選択手段４に入力する。これにより、ア
ンドゲート２２の出力信号はハイとなり、第１のフリッ
プフロップ２４ａから図５に示すような選択駆動信号Ｑ
1 が出力され、第２のフリップフロップ２４ｂから選択
駆動信号Ｑ1 のローレベルへの変化と同時にハイレベル
の選択駆動信号Ｑ2 が出力される。一方、選択駆動信号
Ｑ3 はローレベルに固定される。これにより、アンドゲ
ート２６ｂからハイレベルの出力信号がフリップフロッ
プ２７ｂに送られる。
択する場合には、図５に示すように、リセット信号が区
間ａ乃至ｆのローレベルのときに外部から２個のクロッ
ク信号ＣＬＫを選択手段４に入力する。これにより、ア
ンドゲート２２の出力信号はハイとなり、第１のフリッ
プフロップ２４ａから図５に示すような選択駆動信号Ｑ
1 が出力され、第２のフリップフロップ２４ｂから選択
駆動信号Ｑ1 のローレベルへの変化と同時にハイレベル
の選択駆動信号Ｑ2 が出力される。一方、選択駆動信号
Ｑ3 はローレベルに固定される。これにより、アンドゲ
ート２６ｂからハイレベルの出力信号がフリップフロッ
プ２７ｂに送られる。
【００２３】この結果、フリップフロップ２７ｂからハ
イレベルの選択信号Ｂ（Ｑ）及びローレベルの選択信号
Ｂ（ＸＱ）が、ドライバ５のアンドゲート８ａ，８ｂ及
びオアゲート９ａ，９ｂに送られ、トランジスタＴ2a，
Ｔ2b，Ｔ2c，Ｔ2dがオンしてこの駆動部３ｂが選択され
る。したがって、この場合は入力した単相のクロック信
号は駆動部３ｂを介して２相のクロック信号Ｘ，Ｙとし
て出力される。
イレベルの選択信号Ｂ（Ｑ）及びローレベルの選択信号
Ｂ（ＸＱ）が、ドライバ５のアンドゲート８ａ，８ｂ及
びオアゲート９ａ，９ｂに送られ、トランジスタＴ2a，
Ｔ2b，Ｔ2c，Ｔ2dがオンしてこの駆動部３ｂが選択され
る。したがって、この場合は入力した単相のクロック信
号は駆動部３ｂを介して２相のクロック信号Ｘ，Ｙとし
て出力される。
【００２４】さらに、負荷の容量に応じて駆動部３ｃを
選択する場合には、図６に示すように、リセット信号が
区間ａ乃至ｆのローレベルのときに外部から４個のクロ
ック信号ＣＬＫを選択手段４に入力する。これにより、
アンドゲート２２の出力信号はハイとなり、第１のフリ
ップフロップ２４ａから図６に示すような選択駆動信号
Ｑ1 が２回出力され、第２のフリップフロップ２４ｂか
ら選択駆動信号Ｑ1 のローレベルへの変化と同期するハ
イレベルの選択駆動信号Ｑ2 が出力される。一方、選択
駆動信号Ｑ3 は、選択駆動信号Ｑ2 のローレベルへの変
化と同時にハイレベルになる。これにより、アンドゲー
ト２６ａからハイレベルの出力信号がフリップフロップ
２７ａに送られる。
選択する場合には、図６に示すように、リセット信号が
区間ａ乃至ｆのローレベルのときに外部から４個のクロ
ック信号ＣＬＫを選択手段４に入力する。これにより、
アンドゲート２２の出力信号はハイとなり、第１のフリ
ップフロップ２４ａから図６に示すような選択駆動信号
Ｑ1 が２回出力され、第２のフリップフロップ２４ｂか
ら選択駆動信号Ｑ1 のローレベルへの変化と同期するハ
イレベルの選択駆動信号Ｑ2 が出力される。一方、選択
駆動信号Ｑ3 は、選択駆動信号Ｑ2 のローレベルへの変
化と同時にハイレベルになる。これにより、アンドゲー
ト２６ａからハイレベルの出力信号がフリップフロップ
２７ａに送られる。
【００２５】この結果、フリップフロップ２７ａからハ
イレベルの選択信号Ｃ（Ｑ）及びローレベルの選択信号
Ｃ（ＸＱ）が、ドライバ５のアンドゲート１０ａ，１０
ｂ及びオアゲート１１ａ，１１ｂに送られ、トランジス
タＴ3a，Ｔ3b，Ｔ3c，Ｔ3dがオンしてこの駆動部３ｃが
選択される。したがって、この場合は入力した単相のク
ロック信号は駆動部３ｃを介して２相のクロック信号
Ｘ，Ｙとして出力される。
イレベルの選択信号Ｃ（Ｑ）及びローレベルの選択信号
Ｃ（ＸＱ）が、ドライバ５のアンドゲート１０ａ，１０
ｂ及びオアゲート１１ａ，１１ｂに送られ、トランジス
タＴ3a，Ｔ3b，Ｔ3c，Ｔ3dがオンしてこの駆動部３ｃが
選択される。したがって、この場合は入力した単相のク
ロック信号は駆動部３ｃを介して２相のクロック信号
Ｘ，Ｙとして出力される。
【００２６】以上説明したように、本実施例の半導体集
積回路は、駆動部３ａ，３ｂ，３ｃの中から出力の負荷
容量に適した１の駆動部を選ぶことにより、適切な遅延
時間を有する２相のクロック信号Ｘ，Ｙを出力すること
ができる。
積回路は、駆動部３ａ，３ｂ，３ｃの中から出力の負荷
容量に適した１の駆動部を選ぶことにより、適切な遅延
時間を有する２相のクロック信号Ｘ，Ｙを出力すること
ができる。
【００２７】なお、本発明は、上述した実施例に限定さ
れるものではなく、その要旨の範囲内で種々の変形が可
能である。例えば、上記の実施例では、駆動部を選択す
る際に既存のクロック信号ＣＬＫを用いたが、このクロ
ック信号の変りに、内部の信号レベルを任意に変化させ
ることが可能な信号を用いてもよいし、また新たに外部
入力端子を設けて信号レベルを任意に変化させることに
より、各駆動部の選択を行なうようにしてもよい。更
に、上述した実施例では、３個の駆動部を用いたが、駆
動部の個数に応じたカウンタ回路を付加することによ
り、４個以上の駆動部を設けることも可能である。
れるものではなく、その要旨の範囲内で種々の変形が可
能である。例えば、上記の実施例では、駆動部を選択す
る際に既存のクロック信号ＣＬＫを用いたが、このクロ
ック信号の変りに、内部の信号レベルを任意に変化させ
ることが可能な信号を用いてもよいし、また新たに外部
入力端子を設けて信号レベルを任意に変化させることに
より、各駆動部の選択を行なうようにしてもよい。更
に、上述した実施例では、３個の駆動部を用いたが、駆
動部の個数に応じたカウンタ回路を付加することによ
り、４個以上の駆動部を設けることも可能である。
【００２８】
【発明の効果】以上詳述したように本発明によれば、上
述した構成としたので、選択手段を用いて、種々の負荷
に応じて制御信号回路ブロック内の出力側に接続した駆
動手段の内の任意の駆動能力を有する駆動部を選択で
き、これにより、制御信号回路ブロックが発生する信号
の遅延時間を種々の負荷に応じて許容範囲内に収めるこ
とができる半導体集積回路を提供することができる。
述した構成としたので、選択手段を用いて、種々の負荷
に応じて制御信号回路ブロック内の出力側に接続した駆
動手段の内の任意の駆動能力を有する駆動部を選択で
き、これにより、制御信号回路ブロックが発生する信号
の遅延時間を種々の負荷に応じて許容範囲内に収めるこ
とができる半導体集積回路を提供することができる。
【図１】本発明の一実施例である半導体集積回路のブロ
ック図である。
ック図である。
【図２】本実施例におけるクロック発生回路を示す回路
図である。
図である。
【図３】本実施例における選択回路を示す回路である。
【図４】本実施例における駆動部選択の動作を示す波形
図である。
図である。
【図５】本実施例における駆動部選択の動作を示す波形
図である。
図である。
【図６】本実施例における駆動部選択の動作を示す波形
図である。
図である。
【図７】従来のクロック発生回路を示す回路図である。
【図８】従来のクロック発生回路により発生するクロッ
ク信号の波形図である。
ク信号の波形図である。
１ 半導体集積回路 ２ クロック発生回路 ３ 駆動手段 ３ａ乃至３ｃ 駆動部 ４ 選択手段 ＣＬＫ クロック信号
Claims (5)
- 【請求項１】 任意数の回路ブロックの動作を制御する
制御信号回路ブロックを搭載する半導体集積回路におい
て、前記制御信号回路ブロック内の出力側に接続した駆
動能力の異なる複数の駆動部からなる駆動手段と、負荷
に応じて駆動手段の内の任意の駆動能力を有する駆動部
を選択する選択手段とを有することを特徴とする半導体
集積回路。 - 【請求項２】 前記選択手段は、リセット動作中に入力
する外部入力信号を用いて前記駆動部を選択するもので
ある請求項１記載の半導体集積回路。 - 【請求項３】 前記外部入力信号は、クロック信号であ
る請求項２記載の半導体集積回路。 - 【請求項４】 制御信号回路ブロックは、クロック発生
回路である請求項１、２又は３記載の半導体集積回路。 - 【請求項５】 前記クロック発生回路は、単相のクロッ
ク信号に基づき２相のクロック信号を出力するものであ
る請求項４記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4357261A JPH06195148A (ja) | 1992-12-24 | 1992-12-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4357261A JPH06195148A (ja) | 1992-12-24 | 1992-12-24 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06195148A true JPH06195148A (ja) | 1994-07-15 |
Family
ID=18453216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4357261A Withdrawn JPH06195148A (ja) | 1992-12-24 | 1992-12-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06195148A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6080205A (en) * | 1996-12-26 | 2000-06-27 | Nec Corporation | Semiconductor wafer serving as master-slice with built-in additional current drivers for semi-custom-made integrated circuit device |
-
1992
- 1992-12-24 JP JP4357261A patent/JPH06195148A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6080205A (en) * | 1996-12-26 | 2000-06-27 | Nec Corporation | Semiconductor wafer serving as master-slice with built-in additional current drivers for semi-custom-made integrated circuit device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000307 |