JPH0754341B2 - スキヤンパステスト回路 - Google Patents
スキヤンパステスト回路Info
- Publication number
- JPH0754341B2 JPH0754341B2 JP61134555A JP13455586A JPH0754341B2 JP H0754341 B2 JPH0754341 B2 JP H0754341B2 JP 61134555 A JP61134555 A JP 61134555A JP 13455586 A JP13455586 A JP 13455586A JP H0754341 B2 JPH0754341 B2 JP H0754341B2
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- Japan
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- flip
- flop
- output
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はスキャンパステスト回路に関し、特にLSI等の
集積回路に適したスキャンパステスト回路に関する。
集積回路に適したスキャンパステスト回路に関する。
〔従来の技術〕 従来、この種のスキャンパステスト回路は、スキャンデ
ータ入力，スキャンデータ出力，スキャンモード制御入
力の３端子が、本来の回路の信号端子に加えて必要にな
る。第３図に従来のスキャンパステスト回路の構成を示
す。第３図に示す回路は本来の論理機能を実現する為の
組合せ論理回路1,2と、フリップフロップ回路FF1〜FFn
と、セレクタS1〜Snと、スキャンパス入力端子SINと、
スキャンパス出力端子SOUTと、スキャンモード制御入力
端子SMC及びクロック入力端子CLとから構成されてい
る。
ータ入力，スキャンデータ出力，スキャンモード制御入
力の３端子が、本来の回路の信号端子に加えて必要にな
る。第３図に従来のスキャンパステスト回路の構成を示
す。第３図に示す回路は本来の論理機能を実現する為の
組合せ論理回路1,2と、フリップフロップ回路FF1〜FFn
と、セレクタS1〜Snと、スキャンパス入力端子SINと、
スキャンパス出力端子SOUTと、スキャンモード制御入力
端子SMC及びクロック入力端子CLとから構成されてい
る。
スキャンパステスト回路は、スキャンパス制御入力端子
SMCによりスキャンパスのモードが選ばれスキャンパス
入力端子SINからスキャンパス出力端子SOUTまで一連の
シフトレジスタとして動作するようになり、組合せ回路
１からのデータをスキャンパス出力から読み出したり、
組合せ回路２へのデータをスキャンパス入力端子SINか
ら設定することができる。
SMCによりスキャンパスのモードが選ばれスキャンパス
入力端子SINからスキャンパス出力端子SOUTまで一連の
シフトレジスタとして動作するようになり、組合せ回路
１からのデータをスキャンパス出力から読み出したり、
組合せ回路２へのデータをスキャンパス入力端子SINか
ら設定することができる。
上述した従来のスキャンパステスト回路は本来の機能に
必要な信号端子に加え、スキャンパス入力，スキャンパ
ス出力およびスキャンパス制御入力の３端子の追加の必
要があり、LSI等の信号端子が増しよりピン数の多いパ
ッケージ等が必要になるという欠点がある。
必要な信号端子に加え、スキャンパス入力，スキャンパ
ス出力およびスキャンパス制御入力の３端子の追加の必
要があり、LSI等の信号端子が増しよりピン数の多いパ
ッケージ等が必要になるという欠点がある。
スキャンパス入力端子に接続された複数のフリップフロ
ップからなるシフトレジスタと、シフトレジスタを構成
するフリップフロップからの出力が論理回路を通して入
力される、セットリセットフリップフロップとを有し、
シフトレジスタを構成する最終段のフリップフロップの
出力はスキャンパスを構成する初段のフリップフロップ
に入力され、セットリセットフリップフロップの出力を
モード切換信号とすることを特徴としている。
ップからなるシフトレジスタと、シフトレジスタを構成
するフリップフロップからの出力が論理回路を通して入
力される、セットリセットフリップフロップとを有し、
シフトレジスタを構成する最終段のフリップフロップの
出力はスキャンパスを構成する初段のフリップフロップ
に入力され、セットリセットフリップフロップの出力を
モード切換信号とすることを特徴としている。
次に本発明について図面を用いて説明する。
第１図は本発明の第１の実施例の回路構成図である。第
１図に示す回路は、本来の論理機能を実現する為の組合
せ論理回路1,2と、フリップフロップ回路FF1〜FFnと、
セレクタS1〜Snと、スキャンパス入力端子SINと、スキ
ャンパス出力端子SOUTと、クロック入力端子CLと、シフ
トレジスタを構成するフリップフロップSFF1〜SFF4と、
NANDゲートA1、NORゲートA2及びセットリセットフリッ
プフロップ回路RSFFとから構成されている。
１図に示す回路は、本来の論理機能を実現する為の組合
せ論理回路1,2と、フリップフロップ回路FF1〜FFnと、
セレクタS1〜Snと、スキャンパス入力端子SINと、スキ
ャンパス出力端子SOUTと、クロック入力端子CLと、シフ
トレジスタを構成するフリップフロップSFF1〜SFF4と、
NANDゲートA1、NORゲートA2及びセットリセットフリッ
プフロップ回路RSFFとから構成されている。
本発明によるスキャンパスモードの切換えは、スキャン
パス入力端子SINに入力されるデータ列によって決定さ
れる。データは列はクロックによりシフトレジスタを構
成するフリップフロップ回路SFF1〜SFF4にロードされる
が、セレクタへのモード切換信号CONTが論理“1"の時ス
キャンパスモードになり論理“0"の時通常モードとなる
場合、スキャンパス入力端子SINに入力されるデータ列
が“1111"となった時セットリセットフリップフロップR
SFFの出力すなわちモード切換信号CONTがNANDゲートA1
の出力が“0"になることにより論理“1"になりスキャン
パスモードになる。
パス入力端子SINに入力されるデータ列によって決定さ
れる。データは列はクロックによりシフトレジスタを構
成するフリップフロップ回路SFF1〜SFF4にロードされる
が、セレクタへのモード切換信号CONTが論理“1"の時ス
キャンパスモードになり論理“0"の時通常モードとなる
場合、スキャンパス入力端子SINに入力されるデータ列
が“1111"となった時セットリセットフリップフロップR
SFFの出力すなわちモード切換信号CONTがNANDゲートA1
の出力が“0"になることにより論理“1"になりスキャン
パスモードになる。
次にスキャンパス入力端子SINにデータ列“0000"が入力
されるまでこの状態は続く。データ列“0000"が入力さ
れるとセットリセットフリップフロップRSFFの出力はNO
RゲートA2の出力が“0"になることにより論理“0"とな
り、通常動作モードに復帰することとなる。従ってスキ
ャンパス入力端子SINに入力されるデータ列によってス
キャンパスモードと通常動作モードとが選択できるよう
になる。
されるまでこの状態は続く。データ列“0000"が入力さ
れるとセットリセットフリップフロップRSFFの出力はNO
RゲートA2の出力が“0"になることにより論理“0"とな
り、通常動作モードに復帰することとなる。従ってスキ
ャンパス入力端子SINに入力されるデータ列によってス
キャンパスモードと通常動作モードとが選択できるよう
になる。
第２図は本発明の第２の実施例の構成図である。図中の
記号は第１の実施例と同じである。本実施例ではスキャ
ンモード設定用のシフトレジスタの出力を１部コンプリ
メント側からとり、通常モードからスキャンモードへの
切換えをスキャンパス入力端子SINに入力されるデータ
列“0001"により行い、データ列“1110"によりスキャン
モードが解除される。すなわちデータ列“0001"がシフ
トレジスタに設定されるとモード切換信号CONTとなるセ
ットリセットフリップフロップRSFFの出力が論理“1"に
なってスキャンパスモードとなり、データ列“1110"が
シフトレジスタに設定されるとモード切換信号CONTが論
理“0"となって通常モードとなる。このようにモード設
定用のシフトレジスタの数，非反転，反転データ等のと
りだし方法によりスキャンパスモード設定に必要な入力
データ列を任意に設定出来る。
記号は第１の実施例と同じである。本実施例ではスキャ
ンモード設定用のシフトレジスタの出力を１部コンプリ
メント側からとり、通常モードからスキャンモードへの
切換えをスキャンパス入力端子SINに入力されるデータ
列“0001"により行い、データ列“1110"によりスキャン
モードが解除される。すなわちデータ列“0001"がシフ
トレジスタに設定されるとモード切換信号CONTとなるセ
ットリセットフリップフロップRSFFの出力が論理“1"に
なってスキャンパスモードとなり、データ列“1110"が
シフトレジスタに設定されるとモード切換信号CONTが論
理“0"となって通常モードとなる。このようにモード設
定用のシフトレジスタの数，非反転，反転データ等のと
りだし方法によりスキャンパスモード設定に必要な入力
データ列を任意に設定出来る。
以上説明したように本発明はスキャンパス入力の入力デ
ータ列により、スキンパスモードと通常モードとの選択
が制御でき、スキャンモード制御端子を省略し端子数を
減らす効果がある。
ータ列により、スキンパスモードと通常モードとの選択
が制御でき、スキャンモード制御端子を省略し端子数を
減らす効果がある。
第１図は本発明の第１の実施例の構成図、第２図は本発
明の第２の実施例の構成図、第３図は従来のスキャンパ
ステスト回路の構成図である。 1,2……組合せ論理回路、FF1〜FFn……フリップ・フロ
ップ回路、S1〜Sn……セレクタ、SIN……スキャンパス
入力端子、SOUT……スキャンパス出力端子、SMC……ス
キャンモード制御入力端子、CL……クロック入力端子、
SFF1〜SFF4……シフトレジスタを構成するフリップフロ
ップ回路、A1……NANDゲート、A2……NORゲート、RSFF
……セットリセットフリップフロップ。
明の第２の実施例の構成図、第３図は従来のスキャンパ
ステスト回路の構成図である。 1,2……組合せ論理回路、FF1〜FFn……フリップ・フロ
ップ回路、S1〜Sn……セレクタ、SIN……スキャンパス
入力端子、SOUT……スキャンパス出力端子、SMC……ス
キャンモード制御入力端子、CL……クロック入力端子、
SFF1〜SFF4……シフトレジスタを構成するフリップフロ
ップ回路、A1……NANDゲート、A2……NORゲート、RSFF
……セットリセットフリップフロップ。
Claims (1)
- 【請求項１】スキャンパス入力端子に接続された複数の
フリップフロップからなるシフトレジスタと、前記シフ
トレジスタを構成するフリップフロップからの出力が論
理回路を通して入力される、セットリセットフリップフ
ロップとを有し、前記シフトレジスタを構成する最終段
のフリップフロップの出力はスキャンパスを構成する初
段のフリップフロップに入力され、前記セットリセット
フリップフロップの出力をモード切換信号とすることを
特徴としたスキャンパステスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61134555A JPH0754341B2 (ja) | 1986-06-09 | 1986-06-09 | スキヤンパステスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61134555A JPH0754341B2 (ja) | 1986-06-09 | 1986-06-09 | スキヤンパステスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62289776A JPS62289776A (ja) | 1987-12-16 |
| JPH0754341B2 true JPH0754341B2 (ja) | 1995-06-07 |
Family
ID=15131060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61134555A Expired - Fee Related JPH0754341B2 (ja) | 1986-06-09 | 1986-06-09 | スキヤンパステスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0754341B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5769349A (en) * | 1980-10-09 | 1982-04-28 | Control Data Corp | Lsi circuit chip inspecting device |
-
1986
- 1986-06-09 JP JP61134555A patent/JPH0754341B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5769349A (en) * | 1980-10-09 | 1982-04-28 | Control Data Corp | Lsi circuit chip inspecting device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62289776A (ja) | 1987-12-16 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |