JPS5822458A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS5822458A JPS5822458A JP56121585A JP12158581A JPS5822458A JP S5822458 A JPS5822458 A JP S5822458A JP 56121585 A JP56121585 A JP 56121585A JP 12158581 A JP12158581 A JP 12158581A JP S5822458 A JPS5822458 A JP S5822458A
- Authority
- JP
- Japan
- Prior art keywords
- mode
- integrated circuit
- terminal
- counter
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318541—Scan latches or cell details
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Shift Register Type Memory (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、多数の７リツププロツプを含む集積回路に
関する。
関する。
８個のフリップフロップを縦続接続して、入力クロック
を１／２ に分周するカウンタにおいてはその出力が
正常であるか否かをテストするためｌこ少くとも２Ｍ個
のクロックを加えなければならない。
を１／２ に分周するカウンタにおいてはその出力が
正常であるか否かをテストするためｌこ少くとも２Ｍ個
のクロックを加えなければならない。
例えば＠１図は、Ｄ型フリップフロップＦＰ１−ＰＦ、
を用いてＮ −ｗ ４の力クンタを構成した例である。
を用いてＮ −ｗ ４の力クンタを構成した例である。
このカウンタの出力状態を入力クロックだけを用いて変
更するには、２６個のクロックを必要とする。従ってこ
のようなカウンタを部分回路として含み、その出力ある
いは各ノードＮ＊ ａ Ｎｌ ＃・・・の信号が他の
部分回路の入力となっている論理ＩＮを構成する集積回
路に右いては、その集積回路の動作をテストする場合。
更するには、２６個のクロックを必要とする。従ってこ
のようなカウンタを部分回路として含み、その出力ある
いは各ノードＮ＊ ａ Ｎｌ ＃・・・の信号が他の
部分回路の入力となっている論理ＩＮを構成する集積回
路に右いては、その集積回路の動作をテストする場合。
カウンタがないものに比べてテストパターン数が２１倍
となってしＩう、何故なら、カウンタの出力が入力され
る上記他の部分回路に１つのつ 状態を設定するために、力みｙ′夕に対して２Ｍ個のク
ロックを加えな９ければならないからである。このため
、Ｎ％大きいカフｙりを含む集積、回路をテストする場
合には、テスト所要時間が非現実的に長くなってしまう
場合がある。
となってしＩう、何故なら、カウンタの出力が入力され
る上記他の部分回路に１つのつ 状態を設定するために、力みｙ′夕に対して２Ｍ個のク
ロックを加えな９ければならないからである。このため
、Ｎ％大きいカフｙりを含む集積、回路をテストする場
合には、テスト所要時間が非現実的に長くなってしまう
場合がある。
この発明は、多数のフリップフロップを含む集積回路に
おいて、フリップフロップの接続状態を切換えることに
より論理機能の多様化を可能とし、特にカウンタを部分
回路として含む論理回路を構成する場合にその論理回路
のテスト所要時間の短縮化を可能とした集積回路を提供
するものである。
おいて、フリップフロップの接続状態を切換えることに
より論理機能の多様化を可能とし、特にカウンタを部分
回路として含む論理回路を構成する場合にその論理回路
のテスト所要時間の短縮化を可能とした集積回路を提供
するものである。
この発明は、多数のフリップフロップを含む集積回路に
おいて％第１のモードでカウンタを構成し、第２のモー
ドでシフトレジスタを構成するように前記多数のフリッ
プフロップの接続を切換えるスイッチ素子群と、これら
スイッチ素子群を制御するモード切換端子と、前記シフ
トレジスタに外部信号を入力する端子とを備えたことを
特徴とする。この発明によれば一論理機能の多様化が図
られ、特に第１のモードを。
おいて％第１のモードでカウンタを構成し、第２のモー
ドでシフトレジスタを構成するように前記多数のフリッ
プフロップの接続を切換えるスイッチ素子群と、これら
スイッチ素子群を制御するモード切換端子と、前記シフ
トレジスタに外部信号を入力する端子とを備えたことを
特徴とする。この発明によれば一論理機能の多様化が図
られ、特に第１のモードを。
カウンタを部分回路として含む輪環−路を構成するノー
マルそ−ドとしたとき、１１Ａ２のモードをテストモー
ドとして上記論ｎｏ路のテスト所要時間を大幅に短縮す
るこｄができる。
マルそ−ドとしたとき、１１Ａ２のモードをテストモー
ドとして上記論ｎｏ路のテスト所要時間を大幅に短縮す
るこｄができる。
ＩＪ！２図はこの発明の原理説明図で、第１図に示すカ
ウンタのフリップフロップの接続状１ＩＪｔ−変更して
シフトレジスタとしたものである。即ち集積回路のＩｌ
ｌのモードでは！１！１図のようなカフｙｆを構成し、
第２のモードではこれを第２図のようなシフトレジスタ
として動作させる。
ウンタのフリップフロップの接続状１ＩＪｔ−変更して
シフトレジスタとしたものである。即ち集積回路のＩｌ
ｌのモードでは！１！１図のようなカフｙｆを構成し、
第２のモードではこれを第２図のようなシフトレジスタ
として動作させる。
このシフトレジスタは外部信号とクロックにより、出力
およびノードＮ１〜Ｎ、の信号を任意の状態に設定する
ことが容易である。このシフトレジスタの出力を他の舖
分励路の入力として、この他の部分回路の入力状１１を
設定ないし変更する場合、必要なりロック数は４個であ
る。一般的にＮ段の場合について出力状態を設定するに
必要なりロック数を比べると、ｌｌＩｌ図のカウンタ構
成の場合に対してＮ／２”となる、従って、Ｎ１のモー
ドをノーマルモードとしたとき、第２のモードをテスト
そ−ドにおいて必要とされるクロック数が大幅に少なく
なり、外部信号を考慮したとしても、集積回路のテスト
所要時間は大＠にｍｉｘされることになる。
およびノードＮ１〜Ｎ、の信号を任意の状態に設定する
ことが容易である。このシフトレジスタの出力を他の舖
分励路の入力として、この他の部分回路の入力状１１を
設定ないし変更する場合、必要なりロック数は４個であ
る。一般的にＮ段の場合について出力状態を設定するに
必要なりロック数を比べると、ｌｌＩｌ図のカウンタ構
成の場合に対してＮ／２”となる、従って、Ｎ１のモー
ドをノーマルモードとしたとき、第２のモードをテスト
そ−ドにおいて必要とされるクロック数が大幅に少なく
なり、外部信号を考慮したとしても、集積回路のテスト
所要時間は大＠にｍｉｘされることになる。
ｔたマイクロブａヤッチ等においては、プログラムカラ
ンタの状ｍを強制的に変えることにより必要なマイクロ
命令を実行させる場合がある。こＱノ場合−通常はセッ
ト、リセット趨子付のカフνりを使用しているが、ビッ
トととＩζζセラ＃リセットの指定をする必要があるた
めに多くの制御端子を要する。これに対しこの発明を用
いて動作モードを切換え得るようにして２けば、外部入
力１子とモード切換端子だけで容易に上記したマイクロ
命令の実行が可能となる。
ンタの状ｍを強制的に変えることにより必要なマイクロ
命令を実行させる場合がある。こＱノ場合−通常はセッ
ト、リセット趨子付のカフνりを使用しているが、ビッ
トととＩζζセラ＃リセットの指定をする必要があるた
めに多くの制御端子を要する。これに対しこの発明を用
いて動作モードを切換え得るようにして２けば、外部入
力１子とモード切換端子だけで容易に上記したマイクロ
命令の実行が可能となる。
ｌＮ３図はこの発明の一実施例の集積回路におけるカウ
ンタＳを示すものである。ノーマルモードで１１１１図
に示すカウンタを構成し、テストそ一ドで１１１２因に
示すシフトレジスタを構成するように、各ブリップフロ
ップの接続状、Ｉ！１８切換えるスイッチ素子としての
Ｍ０８トランジスタＴ ｔ ｓ 〜Ｔ＠ａ ｂｃ ％
＊；〜’ｌｈ ｅ Ｔｓｔ〜％ａ ｅ Ｔ４ｓ
−Ｉｒ４ａ およびインバータＩを付加している。ま
た従来にない外部端子として、上記トランジスタを制御
するモード切換端子８．およびシフトレジスタにテスト
信号をスキャンイｙするスキャンイン端子８諺を付加し
ている。クロックは内部クロック、外部クロックいずれ
でもよい。
ンタＳを示すものである。ノーマルモードで１１１１図
に示すカウンタを構成し、テストそ一ドで１１１２因に
示すシフトレジスタを構成するように、各ブリップフロ
ップの接続状、Ｉ！１８切換えるスイッチ素子としての
Ｍ０８トランジスタＴ ｔ ｓ 〜Ｔ＠ａ ｂｃ ％
＊；〜’ｌｈ ｅ Ｔｓｔ〜％ａ ｅ Ｔ４ｓ
−Ｉｒ４ａ およびインバータＩを付加している。ま
た従来にない外部端子として、上記トランジスタを制御
するモード切換端子８．およびシフトレジスタにテスト
信号をスキャンイｙするスキャンイン端子８諺を付加し
ている。クロックは内部クロック、外部クロックいずれ
でもよい。
このような構成として１モ一ド切換信号′０１゜”１″
により動作モードを切換える。いま、スイッチ素子とし
てのＭＯ８）ランジスタをｎチャネル、Ｒタイプとする
と一モード切換偏号が′θ１（低レベル）のとき、Ｔ１
１〜”ｓ ＊ ｉｌ、にび−１〜％４がオフｅＴ１１〜
Ｔｓａおよび？４１〜Ｔ’ｓがオンとなって第１図のカ
ウンタが構成される。これかノーマルモードである。テ
ストモードではモード切換信号をＮ１′″（ｉｉ！ｉｉ
ｌル）とする、これによりＴ１．〜Ｔ１４および一１〜
１番がオン、Ｔ１□γ’４４ Ｍよび一３〜Ｉｒ、ａが
オフとなり、ｔ！Ｊ２図のシフトレジスタが構成される
。従って適尚なスキャンイン信号とクロック入力による
シフトレジスタ勤作で容１に集積回路のテストパターン
を設定することができる。
により動作モードを切換える。いま、スイッチ素子とし
てのＭＯ８）ランジスタをｎチャネル、Ｒタイプとする
と一モード切換偏号が′θ１（低レベル）のとき、Ｔ１
１〜”ｓ ＊ ｉｌ、にび−１〜％４がオフｅＴ１１〜
Ｔｓａおよび？４１〜Ｔ’ｓがオンとなって第１図のカ
ウンタが構成される。これかノーマルモードである。テ
ストモードではモード切換信号をＮ１′″（ｉｉ！ｉｉ
ｌル）とする、これによりＴ１．〜Ｔ１４および一１〜
１番がオン、Ｔ１□γ’４４ Ｍよび一３〜Ｉｒ、ａが
オフとなり、ｔ！Ｊ２図のシフトレジスタが構成される
。従って適尚なスキャンイン信号とクロック入力による
シフトレジスタ勤作で容１に集積回路のテストパターン
を設定することができる。
以上説明したようにこの発明によれば、多数のフリップ
プロップを含む集積口路において、フラップフロップの
接続状態を切換えて論理機能の多様化を図ることができ
る。特にカウンタを部分回路として含む論ｍ■路を構成
するのをノーマルモードとしたとき、テストモードでシ
フトレジスタに切換えることによりｔテスト所要時間を
大幅に短縮することができる。しかも−動作モードの切
換えのために付加する素子はわずかであり、外部端子と
してもモード切換端子と外部信号の入力端子の２つが増
えるだけであって、集積回路全体の構成はそれ程複雑に
ならない。
プロップを含む集積口路において、フラップフロップの
接続状態を切換えて論理機能の多様化を図ることができ
る。特にカウンタを部分回路として含む論ｍ■路を構成
するのをノーマルモードとしたとき、テストモードでシ
フトレジスタに切換えることによりｔテスト所要時間を
大幅に短縮することができる。しかも−動作モードの切
換えのために付加する素子はわずかであり、外部端子と
してもモード切換端子と外部信号の入力端子の２つが増
えるだけであって、集積回路全体の構成はそれ程複雑に
ならない。
なお以上ではＤｇフリッププロップを用いた場合を説明
したが、この発明は他の例えばＪ−にフラップフロップ
を用いた場合にも同様に適用できる。
したが、この発明は他の例えばＪ−にフラップフロップ
を用いた場合にも同様に適用できる。
１３１図はＤ型フリップフロップを用いたカウンタを示
す図、！！２図はその接続状態を変更し六シフトレジス
タを示す図−第３図はこの発明の一実施例の集積回路に
おけるカウンタ部を示す図である。 ＦＦ、〜ＦＦ、・・・Ｄ型フリップフロップ１Ｔ３．〜
Ｔ１．、 “Ｔｌｌ 〜Ｔ８番 、“Ｔ１１〜７
１番 、 Ｔｌ１−’１．易・・・ＭＯ８）ランジス
タ（スイツ？票子）ｂａｔ”モード切換端子、８嘗・・
・スキャンイン端子。 出願人代理人弁理土鈴江武彦
す図、！！２図はその接続状態を変更し六シフトレジス
タを示す図−第３図はこの発明の一実施例の集積回路に
おけるカウンタ部を示す図である。 ＦＦ、〜ＦＦ、・・・Ｄ型フリップフロップ１Ｔ３．〜
Ｔ１．、 “Ｔｌｌ 〜Ｔ８番 、“Ｔ１１〜７
１番 、 Ｔｌ１−’１．易・・・ＭＯ８）ランジス
タ（スイツ？票子）ｂａｔ”モード切換端子、８嘗・・
・スキャンイン端子。 出願人代理人弁理土鈴江武彦
Claims (1)
- 【特許請求の範囲】 α） 多数のブリッププロップを含む集積回路に詔いて
、第１のモードでカウンタを構成し＠２のモードでレフ
トレジスタを構成するように前記多数のフリップフリッ
プの＊ａを切換えるスイッチ素子群と、このスイッチ素
子群を制御するそ一ド切換端子と％前記レフトレジスタ
に外部信号を入力する端子とを備えたことを特徴とする
一積口路。 ０） 第１のモードは多数のフリップフロップからなる
カラｙりを部分回路として含む論理（２）路を構成する
ノーマルモードであり、１１１１２のモードは上記論１
１６路の動作テストを行うテストモードであって１シフ
トレジスターと外部信号を入力する端子はテスト信号の
スキャンイン端子である特許請求のｌｌＩ！ｌＩ１項記
載の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56121585A JPS5822458A (ja) | 1981-08-03 | 1981-08-03 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56121585A JPS5822458A (ja) | 1981-08-03 | 1981-08-03 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5822458A true JPS5822458A (ja) | 1983-02-09 |
Family
ID=14814879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56121585A Pending JPS5822458A (ja) | 1981-08-03 | 1981-08-03 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5822458A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60193474A (ja) * | 1984-02-21 | 1985-10-01 | ミエツチスラーフ ミロースキ | デジタル式の繰返し率平均化回路 |
| JPS63312722A (ja) * | 1987-06-16 | 1988-12-21 | Sanyo Electric Co Ltd | デジタル回路 |
| JPS6468843A (en) * | 1987-09-10 | 1989-03-14 | Matsushita Electric Ind Co Ltd | Test mode setting circuit |
| CN110912553A (zh) * | 2018-09-14 | 2020-03-24 | 瑞萨电子株式会社 | 半导体器件及其控制方法 |
-
1981
- 1981-08-03 JP JP56121585A patent/JPS5822458A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60193474A (ja) * | 1984-02-21 | 1985-10-01 | ミエツチスラーフ ミロースキ | デジタル式の繰返し率平均化回路 |
| JPH0510108B2 (ja) * | 1984-02-21 | 1993-02-08 | Mirowski Mieczyslaw | |
| JPS63312722A (ja) * | 1987-06-16 | 1988-12-21 | Sanyo Electric Co Ltd | デジタル回路 |
| JPS6468843A (en) * | 1987-09-10 | 1989-03-14 | Matsushita Electric Ind Co Ltd | Test mode setting circuit |
| CN110912553A (zh) * | 2018-09-14 | 2020-03-24 | 瑞萨电子株式会社 | 半导体器件及其控制方法 |
| JP2020047989A (ja) * | 2018-09-14 | 2020-03-26 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその制御方法 |
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