JPS5931892B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS5931892B2 JPS5931892B2 JP51138389A JP13838976A JPS5931892B2 JP S5931892 B2 JPS5931892 B2 JP S5931892B2 JP 51138389 A JP51138389 A JP 51138389A JP 13838976 A JP13838976 A JP 13838976A JP S5931892 B2 JPS5931892 B2 JP S5931892B2
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- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
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- Power Engineering (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
この発明はディジタル集積回路の分野において、マスク
・スレーブ方式のフリップフロップを含んだだ論理回路
のチェックを容易にすることのできる試験用回路付半導
体集積回路に関する。
・スレーブ方式のフリップフロップを含んだだ論理回路
のチェックを容易にすることのできる試験用回路付半導
体集積回路に関する。
一般にマスク・スレーブ方式のフリップフロップ回路は
、クロック信号入力に対して一方のフリップフロップが
ゲート状態の時には他のフリップフロップのゲートはホ
ールド状態であるため、クロック信号の１”、または”
ＯＩ′のいずれの状態においても出力は即時には決まら
ず、１クロツクタイム後に決まる。
、クロック信号入力に対して一方のフリップフロップが
ゲート状態の時には他のフリップフロップのゲートはホ
ールド状態であるため、クロック信号の１”、または”
ＯＩ′のいずれの状態においても出力は即時には決まら
ず、１クロツクタイム後に決まる。
従って一つの出力状態の完了には１クロツクの周期、す
なわちパターン数２の符号列が必要となる。
なわちパターン数２の符号列が必要となる。
従って、このマスクスレーブ・フリップフロップ回路の
前段に多入力の組合わせ回路が存在する場合には、その
組合わせ回路の論理機能をチェックするに必要なパター
ン数の２倍したパターン数が必要となる。
前段に多入力の組合わせ回路が存在する場合には、その
組合わせ回路の論理機能をチェックするに必要なパター
ン数の２倍したパターン数が必要となる。
このような回路チェックに際しての入カバターン数の冗
長はチェックが複雑となるばかりでなく、故障個所の判
断をむずかしくする。
長はチェックが複雑となるばかりでなく、故障個所の判
断をむずかしくする。
被測定回路がさらに大規模となり、数多くのマスクスレ
ーブ・フリップフロップを含んでくると、その論理動作
のチェックは尚一層、面倒なものとなる。
ーブ・フリップフロップを含んでくると、その論理動作
のチェックは尚一層、面倒なものとなる。
本発明の目的は、上述のような不都合を無くして、論理
回路内に含まれる多くのマスクスレーブ・フリップフロ
ップに関係なしに容易、かつ正確に回路のチェックがで
きる試験用回路材の半導体集積回路を提供するにある。
回路内に含まれる多くのマスクスレーブ・フリップフロ
ップに関係なしに容易、かつ正確に回路のチェックがで
きる試験用回路材の半導体集積回路を提供するにある。
本発明によれば、複数のマスクスレーブ・フリップフロ
ッグ回路を部分的に含む多様な論理回路の組合わせによ
って構成された半導体集積回路において、前記複数のマ
スクスレーブ・フリップフロップ回路のマスク・フリッ
プフロップとスレーブ・フリップフロップのそれぞれの
互に相補の関係にあるクロック信号の印加点に対して、
共通に同極性の電圧を加えるごとく試験用回路を接続し
たことを特徴とする半導体集積回路が得られる。
ッグ回路を部分的に含む多様な論理回路の組合わせによ
って構成された半導体集積回路において、前記複数のマ
スクスレーブ・フリップフロップ回路のマスク・フリッ
プフロップとスレーブ・フリップフロップのそれぞれの
互に相補の関係にあるクロック信号の印加点に対して、
共通に同極性の電圧を加えるごとく試験用回路を接続し
たことを特徴とする半導体集積回路が得られる。
次に第１図および第２図を参照して本発明の半導体集積
回路の詳細を説明する。
回路の詳細を説明する。
第１図は本発明を適用した場合の集積回路ユニットの構
成の概要を示したもので、１は複数のマスクスレーブ・
フリップフロップ回路（以下ＭＳ−ＦＦ）のみを集めた
回路区分、２は上記マスクスレーブ・フリップフロップ
回路の入力側に接続される組合わせ論理回路区分、３は
上記マスクスレーブ・フリップフロップ回路の出力側に
接続される組合わせ論理回路区分を示す。
成の概要を示したもので、１は複数のマスクスレーブ・
フリップフロップ回路（以下ＭＳ−ＦＦ）のみを集めた
回路区分、２は上記マスクスレーブ・フリップフロップ
回路の入力側に接続される組合わせ論理回路区分、３は
上記マスクスレーブ・フリップフロップ回路の出力側に
接続される組合わせ論理回路区分を示す。
１１〜Ｉｎは組合わせ回路区分２へ加えられる複数の入
力端子、０１〜Ｏｎは組合わせ回路区分３から導ひきだ
される複数の出力端子である。
力端子、０１〜Ｏｎは組合わせ回路区分３から導ひきだ
される複数の出力端子である。
４はＭＳ−ＦＦ回路を駆動するために端子Ｃからのクロ
ック信号によってはたらくクロック回路である。
ック信号によってはたらくクロック回路である。
ＭＳ−ＦＦ回路区分１のなかの各ＭＳ−ＦＦは周知のと
おり、その特性上、マスク・フリッフロップ（Ｍ、−Ｆ
Ｆ）がゲート状態のときはスレーブ・フリップフロップ
（Ｓ−ＦＦ）はホールド状態にあり、Ｍ−ＦＦがホール
ド状憐の時にはＳ−１ｌｉ’Ｆはゲート状態となるため
、一般に、印加されるクロック信号はＭ−ＦＦと５−Ｆ
Ｆでは逆の位相となる。
おり、その特性上、マスク・フリッフロップ（Ｍ、−Ｆ
Ｆ）がゲート状態のときはスレーブ・フリップフロップ
（Ｓ−ＦＦ）はホールド状態にあり、Ｍ−ＦＦがホール
ド状憐の時にはＳ−１ｌｉ’Ｆはゲート状態となるため
、一般に、印加されるクロック信号はＭ−ＦＦと５−Ｆ
Ｆでは逆の位相となる。
従って入力Ｉ。・・・・・・Ｉｎの一種類の組合わせに
対して１クロック周期が必要となる。
対して１クロック周期が必要となる。
従って入力のパターン数が多くなるとチェックの結果を
判断するまでには非能率的な操作がともなう。
判断するまでには非能率的な操作がともなう。
このために、本発明は複数のＭＳ−ＦＦ回路のＭ−ＦＦ
と５−ＦＦのそれぞれのクロック信号の印加点に測定用
回路５を付加的に接続し、これ等の印加点に同極性の電
圧を加えるごとく端子Ｔからテスト用入力が導かれる。
と５−ＦＦのそれぞれのクロック信号の印加点に測定用
回路５を付加的に接続し、これ等の印加点に同極性の電
圧を加えるごとく端子Ｔからテスト用入力が導かれる。
これによって、クロック入力に関係なく、Ｍ−ＦＦと５
−ＦＦのクロック信号の入力側を強制的に駆動し、両フ
リップフロップがゲート状態となる様にしたものである
。
−ＦＦのクロック信号の入力側を強制的に駆動し、両フ
リップフロップがゲート状態となる様にしたものである
。
このようにすると、ＭＳ −Ｆ Ｆ回路区分１にあるす
べてのＭＳ−ＦＦを同時にスルー状態にする事が可能と
なるから、入力端子■。
べてのＭＳ−ＦＦを同時にスルー状態にする事が可能と
なるから、入力端子■。
、■１・・・・・・Ｉｎと出力端子００，０２．・・・
・・・Ｏｎとの間が１つの組合わせ回路となって入カバ
ターン数の減少と共に測定も容易となる。
・・・Ｏｎとの間が１つの組合わせ回路となって入カバ
ターン数の減少と共に測定も容易となる。
第２図は１つの論理機能としてＣＭＬ回路を用いた場合
の、本発明の具体的な実施例を示す。
の、本発明の具体的な実施例を示す。
図において、トランジスタ１１〜１６がＭ−ＦＦを構成
し、１１〜２２が５−ＦＦを構成する。
し、１１〜２２が５−ＦＦを構成する。
クロック回路からの相補出力ＣＬとＣＬがそれぞれトラ
ンジスタ２３と２４を介してＭ−ＦＦと５−ＦＦに接続
される。
ンジスタ２３と２４を介してＭ−ＦＦと５−ＦＦに接続
される。
この接続の手段は勿論、回路内の他のＭＳ−ＦＦにも共
通に適用される。
通に適用される。
従って、通常の使用状態においては、Ｍ−ＦＦ、５−Ｆ
Ｆではクロック信号の位相は常に逆であり、入力側にＶ
Ｄで与えられたデータは１クロツクタイム後にはじめて
出力へＶ。
Ｆではクロック信号の位相は常に逆であり、入力側にＶ
Ｄで与えられたデータは１クロツクタイム後にはじめて
出力へＶ。
となって伝達される。２５および２６が本発明を特徴づ
ける試験用回路のトランジスタであり、ＭＳ−ＦＦのそ
れぞれのクロック信号の入力点において、トランジスタ
２５と２６によるエミッタフォロワ回路１をとおして強
制的にトランジスタ１５と２１のベースを同極性にする
ように端子Ｔから試験用電圧が加えられる。
ける試験用回路のトランジスタであり、ＭＳ−ＦＦのそ
れぞれのクロック信号の入力点において、トランジスタ
２５と２６によるエミッタフォロワ回路１をとおして強
制的にトランジスタ１５と２１のベースを同極性にする
ように端子Ｔから試験用電圧が加えられる。
今、端子Ｔを高レベルにすると、クロック信号入力に関
係なく、ＭＢ−ＦＦのクロック信号入力点が共に高レベ
ルとなってＭＳ−ＦＦ自体をゲート状態、すなわちデー
タスルーとする事ができる。
係なく、ＭＢ−ＦＦのクロック信号入力点が共に高レベ
ルとなってＭＳ−ＦＦ自体をゲート状態、すなわちデー
タスルーとする事ができる。
回路ユニットに含まれる全てのＭＳ−ＦＦはトランジス
タ２５と２６のエミッタを介して共通に接続されるので
、試験用回路は全体を通じてトランジスタ２個のみでよ
い。
タ２５と２６のエミッタを介して共通に接続されるので
、試験用回路は全体を通じてトランジスタ２個のみでよ
い。
以上はＭＳ−ＦＦとしてＣＭＬ回路を例にとって説明し
たものであるが、他の論理回路を使用した場合でも、そ
れに応じた制御回路を構成する事により全く同様に考え
られる事は明らかである。
たものであるが、他の論理回路を使用した場合でも、そ
れに応じた制御回路を構成する事により全く同様に考え
られる事は明らかである。
以上の説明により明らかなように、試験用回路をとおし
てＭＳ−ＦＦ回路群の全てのＭ−ＦＦと５−Ｆｌ’ｉ”
を共にゲート状態にすることによって、回路ユニット全
体を１つの完全な組合わせ回路としてはたらかせる。
てＭＳ−ＦＦ回路群の全てのＭ−ＦＦと５−Ｆｌ’ｉ”
を共にゲート状態にすることによって、回路ユニット全
体を１つの完全な組合わせ回路としてはたらかせる。
これによって、ユニット内の被測定回路にはクロック信
号が不要となり、チェックに必要な入カバターン数の増
加がなくなるばかりでなく、また組合わせ回路のみが残
るためにチェックに必要な入カバターンが比較的容易に
得られる。
号が不要となり、チェックに必要な入カバターン数の増
加がなくなるばかりでなく、また組合わせ回路のみが残
るためにチェックに必要な入カバターンが比較的容易に
得られる。
ＭＳ−ＦＦ回路部分のチェックは組合わせ回路部分のチ
ェックとは別にクロック信号を用いて狭部こ行なえばよ
い。
ェックとは別にクロック信号を用いて狭部こ行なえばよ
い。
かくして、複数のＭＳ−ＦＦ回路を含む複雑な論理回路
ユニットのチェックを簡単、かつ正確な分析能力をもっ
て行なうことができる。
ユニットのチェックを簡単、かつ正確な分析能力をもっ
て行なうことができる。
【図面の簡単な説明】
第１図は本発明の構成の概要を示すブロック図、第２図
は本発明の一実施例を示す回路図である。 記号の説明、１：ＭＳｉＦ回路区分、２：入力側組合わ
せ回路区分、３：出力側組合わせ回路区分、４：クロッ
ク信号回路、５：試験用回路、１１〜１６二Ｍ−ＦＦ用
トランジスタ、１７〜２２：５−ＦＦ用トランジスタ、
２３，２４：クロック回路用トランジスタ、２５，２６
：試験回路用トランジスタ。
は本発明の一実施例を示す回路図である。 記号の説明、１：ＭＳｉＦ回路区分、２：入力側組合わ
せ回路区分、３：出力側組合わせ回路区分、４：クロッ
ク信号回路、５：試験用回路、１１〜１６二Ｍ−ＦＦ用
トランジスタ、１７〜２２：５−ＦＦ用トランジスタ、
２３，２４：クロック回路用トランジスタ、２５，２６
：試験回路用トランジスタ。
Claims (1)
- １ 複数のマスタスレーブ・フリップフロップ回路を含
む半導体集積回路において、前記複数のマスクスレーブ
・フリップフロップ回路のマスク・フリップフロップと
スレーブ・フリップフロップが同時にゲート状態となる
ように、該マスク・フリリップフロップとスレーブ・フ
リップフロップのそれぞれの互に相補の関係にあるクロ
ック信号の印加点に対して、共通に同極性の電圧を加え
る回路を接続したことを特徴とする半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51138389A JPS5931892B2 (ja) | 1976-11-19 | 1976-11-19 | 半導体集積回路 |
| US05/851,753 US4156819A (en) | 1976-11-19 | 1977-11-15 | Master-slave flip-flop circuit |
| FR7734832A FR2371824A1 (fr) | 1976-11-19 | 1977-11-18 | Circuits de bascules maitre-esclave et des moyens de tests adaptes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51138389A JPS5931892B2 (ja) | 1976-11-19 | 1976-11-19 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5363961A JPS5363961A (en) | 1978-06-07 |
| JPS5931892B2 true JPS5931892B2 (ja) | 1984-08-04 |
Family
ID=15220790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51138389A Expired JPS5931892B2 (ja) | 1976-11-19 | 1976-11-19 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4156819A (ja) |
| JP (1) | JPS5931892B2 (ja) |
| FR (1) | FR2371824A1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4336449A (en) * | 1980-08-19 | 1982-06-22 | George F. Heinrich | Interface unit |
| JPS57107637A (en) * | 1980-12-25 | 1982-07-05 | Fujitsu Ltd | Ecl integrated circuit |
| US4398211A (en) * | 1981-01-07 | 1983-08-09 | Young Ian T | Solid state optical microscope |
| US4409494A (en) * | 1982-01-21 | 1983-10-11 | Motorola, Inc. | Reset circuit for data latches |
| US4667339A (en) * | 1983-12-05 | 1987-05-19 | Texas Instruments Incorporated | Level sensitive latch stage |
| GB2154770B (en) * | 1984-02-24 | 1987-01-28 | Philips Nv | Frequency divider |
| JPS60261211A (ja) * | 1984-06-08 | 1985-12-24 | Nec Corp | マスタ−・スレ−ブ型フリツプ・フロツプ |
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| US5059819A (en) * | 1986-12-26 | 1991-10-22 | Hitachi, Ltd. | Integrated logic circuit |
| GB2213008B (en) * | 1987-11-30 | 1992-01-29 | Plessey Co Plc | Improvements in or relating to flip-flops |
| US4967151A (en) * | 1988-08-17 | 1990-10-30 | International Business Machines Corporation | Method and apparatus for detecting faults in differential current switching logic circuits |
| JPH0313116A (ja) * | 1989-06-12 | 1991-01-22 | Nec Corp | フリップフロップ回路 |
| US5172011A (en) * | 1989-06-30 | 1992-12-15 | Digital Equipment Corporation | Latch circuit and method with complementary clocking and level sensitive scan capability |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1051700A (ja) * | 1962-12-08 | |||
| US3454935A (en) * | 1966-06-28 | 1969-07-08 | Honeywell Inc | High-speed dual-rank flip-flop |
| US3440449A (en) * | 1966-12-07 | 1969-04-22 | Motorola Inc | Gated dc coupled j-k flip-flop |
| FR1537712A (fr) * | 1967-04-26 | 1968-08-30 | Bull General Electric | Perfectionnements aux étages de transfert-stockage pour registres à décalage et arrangements analogues |
| US3617776A (en) * | 1969-03-13 | 1971-11-02 | Motorola Inc | Master slave flip-flop |
| US3609569A (en) * | 1970-07-09 | 1971-09-28 | Solid State Scient Devices Cor | Logic system |
| US3673397A (en) * | 1970-10-02 | 1972-06-27 | Singer Co | Circuit tester |
| US3728561A (en) * | 1971-02-02 | 1973-04-17 | Motorola Inc | High speed master-slave flip-flop frequency divider |
| US3878405A (en) * | 1972-07-13 | 1975-04-15 | Teradyne Inc | Switching circuitry for logical testing of network connections |
| US3814953A (en) * | 1972-12-29 | 1974-06-04 | Ibm | Master-slave binary divider circuit |
| US3821724A (en) * | 1973-07-12 | 1974-06-28 | Gte Sylvania Inc | Temporary storage apparatus |
| US3873818A (en) * | 1973-10-29 | 1975-03-25 | Ibm | Electronic tester for testing devices having a high circuit density |
| US3917961A (en) * | 1974-06-03 | 1975-11-04 | Motorola Inc | Current switch emitter follower master-slave flip-flop |
-
1976
- 1976-11-19 JP JP51138389A patent/JPS5931892B2/ja not_active Expired
-
1977
- 1977-11-15 US US05/851,753 patent/US4156819A/en not_active Expired - Lifetime
- 1977-11-18 FR FR7734832A patent/FR2371824A1/fr active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| FR2371824B1 (ja) | 1982-11-12 |
| JPS5363961A (en) | 1978-06-07 |
| FR2371824A1 (fr) | 1978-06-16 |
| US4156819A (en) | 1979-05-29 |
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