JPH0682148B2 - テストパターン発生器 - Google Patents
テストパターン発生器Info
- Publication number
- JPH0682148B2 JPH0682148B2 JP62242140A JP24214087A JPH0682148B2 JP H0682148 B2 JPH0682148 B2 JP H0682148B2 JP 62242140 A JP62242140 A JP 62242140A JP 24214087 A JP24214087 A JP 24214087A JP H0682148 B2 JPH0682148 B2 JP H0682148B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- register
- pattern generator
- shift register
- stages
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は集積回路の論理機能テストを容易にし、かつそ
のテストを極めて複雑な回路に対しても行ない得る様に
集積回路自体に組み込むテストパターン発生器に関す
る。
のテストを極めて複雑な回路に対しても行ない得る様に
集積回路自体に組み込むテストパターン発生器に関す
る。
（従来の技術） 高度に集積化されかつ複雑化した集積回路の論理機能テ
ストを容易にする１つの方法は、テストすべき集積回路
内部にテストパターン発生器及びテスト出力評価部等の
テスト機能を組み込んでしまうことである。これによ
り、集積回路内部に埋め込まれ外部端子から直接アクセ
スできず、テストすることが困難であった部分の回路を
含めて容易に論理機能テストを行なうことができる。テ
スト機構を集積回路内部に組み込みテストを行なう場
合、どの様なパターン発生器を組み込むかということが
大きな課題となる。
ストを容易にする１つの方法は、テストすべき集積回路
内部にテストパターン発生器及びテスト出力評価部等の
テスト機能を組み込んでしまうことである。これによ
り、集積回路内部に埋め込まれ外部端子から直接アクセ
スできず、テストすることが困難であった部分の回路を
含めて容易に論理機能テストを行なうことができる。テ
スト機構を集積回路内部に組み込みテストを行なう場
合、どの様なパターン発生器を組み込むかということが
大きな課題となる。
従来、構成の簡単さから帰還シフトレジスタがパターン
発生器としてよく用いられ、特に最大長周期系列を発生
できる線形帰還シフトレジスタが多用される。これは最
大長周期系列を発生できる線形帰還シフトレジスタで
は、全て“0"を除く全てのテストパターンを発生できる
ため、組み合せ回路の完全なテストが可能であるという
理由による。ところが、被テスト回路がCMOSで構成され
ている場合、stuck-open故障の存在により、組み合せ回
路が順序回路となり、被テスト回路への入力数と同数の
段数の線形帰還シフトレジスタでは完全なテストが出来
ない。そこで、CMOSのstuck-open故障に対応するテスト
パターン発生器として第４図に示すように、被テスト回
路の入力数の２倍の段数の帰還シフトレジスタから１段
置きに出力を取り出すものが提案されている（1984年国
際テスト会議論文集309頁〜314頁参照）。第４図におい
て、S1，S2，…，Sk-1，Skはシフトレジスタ42の各段を
表わし、シフトレジスタ42の各段の出力は帰還関数43に
よりその一部がS1にフィードバックされる。また、シフ
トレジスタ42の偶数段の出力S2，S4，…，Sk-2，Skのみ
が被テスト回路41に入力される。この方法ではあらゆる
２パターンの組み合せが尽くされるので、組み合せ回路
を順序回路にするCMOSのstuck−open故障も検出でき、C
MOS回路のテストパターン発生器として有効である。
発生器としてよく用いられ、特に最大長周期系列を発生
できる線形帰還シフトレジスタが多用される。これは最
大長周期系列を発生できる線形帰還シフトレジスタで
は、全て“0"を除く全てのテストパターンを発生できる
ため、組み合せ回路の完全なテストが可能であるという
理由による。ところが、被テスト回路がCMOSで構成され
ている場合、stuck-open故障の存在により、組み合せ回
路が順序回路となり、被テスト回路への入力数と同数の
段数の線形帰還シフトレジスタでは完全なテストが出来
ない。そこで、CMOSのstuck-open故障に対応するテスト
パターン発生器として第４図に示すように、被テスト回
路の入力数の２倍の段数の帰還シフトレジスタから１段
置きに出力を取り出すものが提案されている（1984年国
際テスト会議論文集309頁〜314頁参照）。第４図におい
て、S1，S2，…，Sk-1，Skはシフトレジスタ42の各段を
表わし、シフトレジスタ42の各段の出力は帰還関数43に
よりその一部がS1にフィードバックされる。また、シフ
トレジスタ42の偶数段の出力S2，S4，…，Sk-2，Skのみ
が被テスト回路41に入力される。この方法ではあらゆる
２パターンの組み合せが尽くされるので、組み合せ回路
を順序回路にするCMOSのstuck−open故障も検出でき、C
MOS回路のテストパターン発生器として有効である。
（発明が解決しようとする問題点） しかしながら、このようなテストパターン発生器におい
ては、被テスト回路の入力の２倍の段数のシフトレジス
タが必要となり、テストのための付加回路規模が大きく
なる。したがって、１つの被テスト回路あたりその入力
数分のシフトレジスタが全てオーバヘッドとなるため、
チップ全体にわたりこの手法を適用した場合には極めて
大きなチップ面積をテストのための付加回路が占有する
ことになる。
ては、被テスト回路の入力の２倍の段数のシフトレジス
タが必要となり、テストのための付加回路規模が大きく
なる。したがって、１つの被テスト回路あたりその入力
数分のシフトレジスタが全てオーバヘッドとなるため、
チップ全体にわたりこの手法を適用した場合には極めて
大きなチップ面積をテストのための付加回路が占有する
ことになる。
（問題点を解決するための手段） 本発明は半導体集積回路に組み込まれ集積回路の論理機
能テストを行なうテストパターン発生器において、隣り
合うレジスタ段のそれぞれの出力を異なる被テスト回路
に供給する帰還シフトレジスタを備える。
能テストを行なうテストパターン発生器において、隣り
合うレジスタ段のそれぞれの出力を異なる被テスト回路
に供給する帰還シフトレジスタを備える。
（作用） 本発明は上記構成を採用することにより、従来技術にお
ける問題を解消している。つまり、従来技術の問題は帰
還シフトレジスタの段数の半分がテストの完全さを保証
するためだけに使われ、その出力が利用されていないと
ころにある。したがって、本発明の様に異なる複数の被
テスト回路に１つの帰還シフトレジスタからパターンを
供給することにより、帰還シフトレジスタの殆んど全て
の段の出力が利用され、テストのための付加回路の規模
を減少できる。
ける問題を解消している。つまり、従来技術の問題は帰
還シフトレジスタの段数の半分がテストの完全さを保証
するためだけに使われ、その出力が利用されていないと
ころにある。したがって、本発明の様に異なる複数の被
テスト回路に１つの帰還シフトレジスタからパターンを
供給することにより、帰還シフトレジスタの殆んど全て
の段の出力が利用され、テストのための付加回路の規模
を減少できる。
（実施例） 次に、図面を参照しながら本発明を詳細に説明する。
第１図は本発明の一実施例を示す構成図であり、４ビッ
ト入力の２つの被テスト回路11,12にテストパターンを
供給する８段のテストパターン発生器を示している。第
１図においては、簡単のために帰還関数部及び通常のレ
ジスタとテストパターン発生器との機能切り換えのため
の論理部は省略してある。
ト入力の２つの被テスト回路11,12にテストパターンを
供給する８段のテストパターン発生器を示している。第
１図においては、簡単のために帰還関数部及び通常のレ
ジスタとテストパターン発生器との機能切り換えのため
の論理部は省略してある。
第２図に帰還関数部を含めた帰還シフトレジスタを示
す。第２図では８次の原始多項式の１つであるX8＋X4＋
X3＋X2＋１を生成多項式とする線形帰還シフトレジスタ
10は８段のレジスタ段S1，S2，…，S8を有し、さらにレ
ジスタ段S6，S8の出力を入力とする排他的論理和ゲート
（EXORゲート）21と、レジスタ段S5の出力とEXORゲート
21の出力とを入力とするEXORゲート22と、レジスタ段S4
の出力とEXORゲート22の出力とを入力とするEXORゲート
23とを備える。また、レジスタ段S1，S2，…，S7の出力
を入力とするNORゲート25を通してもう１つの帰還ルー
プを作り、レジスタ段S1にEXORゲート24を介して入力し
ている。このNORゲート25による帰還は全て“0"パター
ンを発生させるための構成であり、レジスタ段S1〜S8か
ら成るテストパターン発生器28（256）通りの全てのパ
ターンを発生できる。
す。第２図では８次の原始多項式の１つであるX8＋X4＋
X3＋X2＋１を生成多項式とする線形帰還シフトレジスタ
10は８段のレジスタ段S1，S2，…，S8を有し、さらにレ
ジスタ段S6，S8の出力を入力とする排他的論理和ゲート
（EXORゲート）21と、レジスタ段S5の出力とEXORゲート
21の出力とを入力とするEXORゲート22と、レジスタ段S4
の出力とEXORゲート22の出力とを入力とするEXORゲート
23とを備える。また、レジスタ段S1，S2，…，S7の出力
を入力とするNORゲート25を通してもう１つの帰還ルー
プを作り、レジスタ段S1にEXORゲート24を介して入力し
ている。このNORゲート25による帰還は全て“0"パター
ンを発生させるための構成であり、レジスタ段S1〜S8か
ら成るテストパターン発生器28（256）通りの全てのパ
ターンを発生できる。
また、第３図は通常のレジスタとしての機能とテストパ
ターン発生器としての機能とを切り換えるための論理部
を示しており、シフトレジスタの各段の間全てに存在す
る。制御信号Ｃが“1"のとき、ANDゲート31は入力デー
タIiをEXORゲート33に入力する。一方、レジスタ段Si-1
の出力はANDゲート32に入力されるが、制御信号Ｃが
“1"即ちインバータ34の出力が“0"であるので、ANDゲ
ート32の出力は必ず“0"となり、レジスタ段Si-1の出力
はEXORゲート33に伝播されず、EXORゲート33には常に
“0"が入力され、レジスタ段Siに入力データIiが入力さ
れることになる。つまり、レジスタ段Si-1，Siは各々入
力データをラッチするレジスタとして機能する。制御信
号Ｃが“0"のとき、ANDゲート31の出力は入力データIi
の値に拘わらず“0"となりEXORゲート33に入力されるの
で、ANDゲート32の出力がEXORゲート33の出力、つまり
レジスタ段Siへの入力となる。制御信号Ｃが“0"である
のでインバータ34の出力は“1"となり、ANDゲート32は
レジスタ段Si-1の出力をEXORゲート33へ伝える。従っ
て、シフトレジスタとしての機能を果たすことになる。
ターン発生器としての機能とを切り換えるための論理部
を示しており、シフトレジスタの各段の間全てに存在す
る。制御信号Ｃが“1"のとき、ANDゲート31は入力デー
タIiをEXORゲート33に入力する。一方、レジスタ段Si-1
の出力はANDゲート32に入力されるが、制御信号Ｃが
“1"即ちインバータ34の出力が“0"であるので、ANDゲ
ート32の出力は必ず“0"となり、レジスタ段Si-1の出力
はEXORゲート33に伝播されず、EXORゲート33には常に
“0"が入力され、レジスタ段Siに入力データIiが入力さ
れることになる。つまり、レジスタ段Si-1，Siは各々入
力データをラッチするレジスタとして機能する。制御信
号Ｃが“0"のとき、ANDゲート31の出力は入力データIi
の値に拘わらず“0"となりEXORゲート33に入力されるの
で、ANDゲート32の出力がEXORゲート33の出力、つまり
レジスタ段Siへの入力となる。制御信号Ｃが“0"である
のでインバータ34の出力は“1"となり、ANDゲート32は
レジスタ段Si-1の出力をEXORゲート33へ伝える。従っ
て、シフトレジスタとしての機能を果たすことになる。
第１図に示したレジスタ段S1，S2，…，S8から成る帰還
シフトレジスタ10は第２図及び第３図を参照して説明し
た機能を有している。第１図で制御信号Ｃが“1"つまり
前述した様に通常のレジスタとして機能するモードの場
合、帰還シフトレジスタ10のレジスタ段S1〜S8のそれぞ
れには相互に関連はなく、全てが１ビットのレジスタと
して動作する。従って、被テスト回路11への入力データ
Ａ（Ia0，Ia1，Ia2，Ia3）はレジスタ段S1，S3，S5，S7
にラッチされ、被テスト回路11への通常の入力となる。
また、被テスト回路12への入力データＢ（Ib0，Ib1，I
b2，Ib3）はレジスタ段S2，S4，S6，S8にラッチされ、
被テスト回路12への通常の入力となる。一方、制御信号
Ｃが“0"即ち前述した様にシフトレジスタとして機能す
るモードの場合、帰還シフトレジスタ10の各段S1〜S8は
入力データＡ及び入力データＢと切り離され、全て“0"
状態も含めて全ての状態をとるパターン発生器として動
作する。この場合も被テスト回路11へはレジスタ段S1，
S3，S5，S7の出力が供給され、被テスト回路12へはレジ
スタ段S2，S4，S6，S8の出力が供給される。従って、被
テスト回路11,12には帰還シフトレジスタ10の１段置き
の出力が印加されていることになり、あらゆる２パター
ンの組が発生されるので、従来技術と同様CMOS回路のst
uck−open故障も検出できる。しかも、帰還シフトレジ
スタ10側から見れば全てのレジスタ段の出力を利用して
いるのでテストのためのオーバヘッドとはならない。
シフトレジスタ10は第２図及び第３図を参照して説明し
た機能を有している。第１図で制御信号Ｃが“1"つまり
前述した様に通常のレジスタとして機能するモードの場
合、帰還シフトレジスタ10のレジスタ段S1〜S8のそれぞ
れには相互に関連はなく、全てが１ビットのレジスタと
して動作する。従って、被テスト回路11への入力データ
Ａ（Ia0，Ia1，Ia2，Ia3）はレジスタ段S1，S3，S5，S7
にラッチされ、被テスト回路11への通常の入力となる。
また、被テスト回路12への入力データＢ（Ib0，Ib1，I
b2，Ib3）はレジスタ段S2，S4，S6，S8にラッチされ、
被テスト回路12への通常の入力となる。一方、制御信号
Ｃが“0"即ち前述した様にシフトレジスタとして機能す
るモードの場合、帰還シフトレジスタ10の各段S1〜S8は
入力データＡ及び入力データＢと切り離され、全て“0"
状態も含めて全ての状態をとるパターン発生器として動
作する。この場合も被テスト回路11へはレジスタ段S1，
S3，S5，S7の出力が供給され、被テスト回路12へはレジ
スタ段S2，S4，S6，S8の出力が供給される。従って、被
テスト回路11,12には帰還シフトレジスタ10の１段置き
の出力が印加されていることになり、あらゆる２パター
ンの組が発生されるので、従来技術と同様CMOS回路のst
uck−open故障も検出できる。しかも、帰還シフトレジ
スタ10側から見れば全てのレジスタ段の出力を利用して
いるのでテストのためのオーバヘッドとはならない。
なお、上記実施例においては、被テスト回路が２つでし
かも入力数が等しい場合を示したが、被テスト回路数及
び入力数とも制約はない。例えば、被テスト回路が３つ
であり、それらの入力数が順に8,4,6であるとすると、2
0段の帰還シフトレジスタ（S1，S2，…，S20）を用意す
ればよい。８入力の被テスト回路にS1，S3，S5，S7，
S9，S11，S13，S15を、４入力の被テスト回路にS2，
S4、S6，S8を、かつ６入力の被テスト回路にS10，S12、
S14、S16，S18，S20をそれぞれ入力する様にすればよ
く、上記実施例と同様に構成できる。この場合、S17，S
19はテストのためだけに付加されるレジスタ段となる
が、従来技術の場合には18段必要なのに比べれば極めて
小さなオーバヘッドとなる。
かも入力数が等しい場合を示したが、被テスト回路数及
び入力数とも制約はない。例えば、被テスト回路が３つ
であり、それらの入力数が順に8,4,6であるとすると、2
0段の帰還シフトレジスタ（S1，S2，…，S20）を用意す
ればよい。８入力の被テスト回路にS1，S3，S5，S7，
S9，S11，S13，S15を、４入力の被テスト回路にS2，
S4、S6，S8を、かつ６入力の被テスト回路にS10，S12、
S14、S16，S18，S20をそれぞれ入力する様にすればよ
く、上記実施例と同様に構成できる。この場合、S17，S
19はテストのためだけに付加されるレジスタ段となる
が、従来技術の場合には18段必要なのに比べれば極めて
小さなオーバヘッドとなる。
（発明の効果） 以上述べた様に本発明によれば、テストパターン発生器
のオーバヘッドを小さくでき、集積回路への組み込みに
極めて有用である。
のオーバヘッドを小さくでき、集積回路への組み込みに
極めて有用である。
第１図は本発明の一実施例を示す構成図、第２図は第１
図に示すテストパターン発生器の帰還関数部の一例を示
す構成図、第３図は第１図に示すテストパターン発生器
の機能切り換え論理部の一例を示す構成図、第４図は従
来のテストパターン発生器の一例を示す構成図である。 10…帰還シフトレジスタ、11,12……被テスト回路、21,
22,23,24,33…EXORゲート、25…NORゲート、31,32…AND
ゲート、34…インバータ。
図に示すテストパターン発生器の帰還関数部の一例を示
す構成図、第３図は第１図に示すテストパターン発生器
の機能切り換え論理部の一例を示す構成図、第４図は従
来のテストパターン発生器の一例を示す構成図である。 10…帰還シフトレジスタ、11,12……被テスト回路、21,
22,23,24,33…EXORゲート、25…NORゲート、31,32…AND
ゲート、34…インバータ。
Claims (1)
- 【請求項１】半導体集積回路に組み込まれ集積回路の論
理機能テストを行なうテストパターン発生器において、
隣り合うレジスタ段のそれぞれの出力を異なる被テスト
回路に供給する帰還シフトレジスタを備えることを特徴
とするテストパターン発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62242140A JPH0682148B2 (ja) | 1987-09-25 | 1987-09-25 | テストパターン発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62242140A JPH0682148B2 (ja) | 1987-09-25 | 1987-09-25 | テストパターン発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6483170A JPS6483170A (en) | 1989-03-28 |
| JPH0682148B2 true JPH0682148B2 (ja) | 1994-10-19 |
Family
ID=17084907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62242140A Expired - Lifetime JPH0682148B2 (ja) | 1987-09-25 | 1987-09-25 | テストパターン発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682148B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03296676A (ja) * | 1990-04-16 | 1991-12-27 | Nec Corp | オンチップメモリテスト回路およびテスト方法 |
-
1987
- 1987-09-25 JP JP62242140A patent/JPH0682148B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6483170A (en) | 1989-03-28 |
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