JPS6142933A - 論理集積回路 - Google Patents
論理集積回路Info
- Publication number
- JPS6142933A JPS6142933A JP59165264A JP16526484A JPS6142933A JP S6142933 A JPS6142933 A JP S6142933A JP 59165264 A JP59165264 A JP 59165264A JP 16526484 A JP16526484 A JP 16526484A JP S6142933 A JPS6142933 A JP S6142933A
- Authority
- JP
- Japan
- Prior art keywords
- gate array
- circuit
- chip
- scan path
- pulse train
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の属する技術分野の説明
本発明はゲートアレイ方式論理集積回路の論理機能試験
を行なう機能を有する半導体装置に関する。
を行なう機能を有する半導体装置に関する。
（２） 従来技術の説明
従来、ゲート・アレイ方式の論理集積回路は汎用ｆ、Ｓ
Ｉとして収容しきれない論理回路をチップ上に集積する
という性格上、論理回路の構成不規則になることを禁じ
得ない。従って、そのチップの論理機能試験を行うのに
１その不規則さゆえに内部の順序回路の状態設定を外部
端子から容易に設定することができず；順序回路の状態
設定に多大な入力信号の組番せ（入カバターン）を要し
てさらに１最近のゲート・アレイは微細加工技術ｉの進
歩と、ＣＡＤツールの発達による設計工数上の制限の解
消によシ、投載ゲート数が増大しており、内部に取り込
まれる順序回路数もそれＫつれて増大する傾向に返る。
Ｉとして収容しきれない論理回路をチップ上に集積する
という性格上、論理回路の構成不規則になることを禁じ
得ない。従って、そのチップの論理機能試験を行うのに
１その不規則さゆえに内部の順序回路の状態設定を外部
端子から容易に設定することができず；順序回路の状態
設定に多大な入力信号の組番せ（入カバターン）を要し
てさらに１最近のゲート・アレイは微細加工技術ｉの進
歩と、ＣＡＤツールの発達による設計工数上の制限の解
消によシ、投載ゲート数が増大しており、内部に取り込
まれる順序回路数もそれＫつれて増大する傾向に返る。
したがりて入カバターン数の増大は増々必至になりてき
ている。
ている。
入カバターン数の増大はその作成に多大な工数を要し、
ＴＡＴ（ターンアランドタイム）の削減を目的としたゲ
ート・アレイの利点を大きく損うとと４に、機能試験を
行うリシースとしてテスト 、の丸めのベクトル数
の多い高価なＬＳＩテスターを必要とする。従ってゲー
ト・アレイＬＳＩの品種開発に際しては、機能試験をど
のように行うかが大きな問題になっている。この一つの
解決策と！して、゛内部の順序回路をおる制御信号を用
いて組合せ回路から分離し、内部に含まれる全ての順序
回路を一連のシフト・レジスターとして動作させる経路
（スキャン・パス）を構成し、順序回路の状態を外部か
らシリアル信号を入力することにより自由に設定したり
、逆に読み出したりできるようにする方法がある。この
方法によれば順序回路の状態が自由自在に読み署＝きで
き、組合せ回路部の試験も簡単なアルゴリズムにより入
力信号の組合せを考えるだけですむので、計算機による
テスト・パターンの自動作成が可能となる。しかし、ゲ
ート・アレイＬＳＩの論理回路にスキャン・パスを付加
しても、機能試験時に高価なＬＳＩテスターを使用する
か、または繁雑な操作を駆使してシリアル入力信号をＬ
ＳＩ内部に送出し、ＬＳＩ内部順序回路の状態設定をし
なければならない。
ＴＡＴ（ターンアランドタイム）の削減を目的としたゲ
ート・アレイの利点を大きく損うとと４に、機能試験を
行うリシースとしてテスト 、の丸めのベクトル数
の多い高価なＬＳＩテスターを必要とする。従ってゲー
ト・アレイＬＳＩの品種開発に際しては、機能試験をど
のように行うかが大きな問題になっている。この一つの
解決策と！して、゛内部の順序回路をおる制御信号を用
いて組合せ回路から分離し、内部に含まれる全ての順序
回路を一連のシフト・レジスターとして動作させる経路
（スキャン・パス）を構成し、順序回路の状態を外部か
らシリアル信号を入力することにより自由に設定したり
、逆に読み出したりできるようにする方法がある。この
方法によれば順序回路の状態が自由自在に読み署＝きで
き、組合せ回路部の試験も簡単なアルゴリズムにより入
力信号の組合せを考えるだけですむので、計算機による
テスト・パターンの自動作成が可能となる。しかし、ゲ
ート・アレイＬＳＩの論理回路にスキャン・パスを付加
しても、機能試験時に高価なＬＳＩテスターを使用する
か、または繁雑な操作を駆使してシリアル入力信号をＬ
ＳＩ内部に送出し、ＬＳＩ内部順序回路の状態設定をし
なければならない。
さらにＬＳＩ内部順序回路の状態を読み出す時にも繁雑
な操作を行う必要がある。かかる操作はゲート・アレイ
ＬＳＩの規模が大きくなり、個別品種に使用される順序
回路の数が増し、スキャン・パスのビット数がふえれば
ふえるほど繁雑さが増し、今後のゲート・アレイＬＳＩ
の開発上極めて大きな問題となることが予想される。
な操作を行う必要がある。かかる操作はゲート・アレイ
ＬＳＩの規模が大きくなり、個別品種に使用される順序
回路の数が増し、スキャン・パスのビット数がふえれば
ふえるほど繁雑さが増し、今後のゲート・アレイＬＳＩ
の開発上極めて大きな問題となることが予想される。
（３）発明の詳細な説明
本発明はゲート・アレイＬＳＩの下地（共通部）に、ス
キャン・パスのビット数に等しいパルス列を発生する回
路を形成することにより、上記問題点を解決しゲート・
アレイＬＳＩの機能試験を容易にできるようにした半導
体装置を提供することを目的とするものである。
キャン・パスのビット数に等しいパルス列を発生する回
路を形成することにより、上記問題点を解決しゲート・
アレイＬＳＩの機能試験を容易にできるようにした半導
体装置を提供することを目的とするものである。
（４） 発明の構成
本発明は、ゲート・アレイ方式の論理集積回路において
、品種展開時に内在される順序回路のビット数に等しい
ビット数のパルス列を発生する回路をチップ内に同時に
形成し、これを使って機能試験を行なうようにしたこと
を特徴とする。
、品種展開時に内在される順序回路のビット数に等しい
ビット数のパルス列を発生する回路をチップ内に同時に
形成し、これを使って機能試験を行なうようにしたこと
を特徴とする。
（６）本発明の詳細な説明
本発明の一実施例を図面を参照して説明する。
第１図は従来のゲート・アレイＬＳＩのチップ平面図を
示し、第２図に第１図のゲート・アレイＬＳＩにおいて
、すでによく知られているスキャン・パスを構成したと
きの論理ブロック図を示す。
示し、第２図に第１図のゲート・アレイＬＳＩにおいて
、すでによく知られているスキャン・パスを構成したと
きの論理ブロック図を示す。
スキャン・パス構成時には、論理回路がスキャン・バス
構成の順序回路部２０１と、単純な組合せ回路部２０２
との二つに分かれる。スキャン・パス構成の順序回路部
２０１は切換スイッチ２０３と順序回路２０４から成り
、シフト制御端子２０５からの制御信号により切換スイ
ッチ２０３が切換わり、順序回路２０４がスキャン・パ
スを構成するか、通常の論理回路を構成するかが選択さ
れる。
構成の順序回路部２０１と、単純な組合せ回路部２０２
との二つに分かれる。スキャン・パス構成の順序回路部
２０１は切換スイッチ２０３と順序回路２０４から成り
、シフト制御端子２０５からの制御信号により切換スイ
ッチ２０３が切換わり、順序回路２０４がスキャン・パ
スを構成するか、通常の論理回路を構成するかが選択さ
れる。
２０９．２１０，２１１は入力または出力端子で、通常
動作時にチップと外部との信号のインターフェースを行
う。スキャン・パス動作時にはクロック端子２０７から
のクロック信号によりシフト入力端子（ＳＩＨ）２０６
から信号を１ビツトづつシリアルに内部の順序回路２０
４に取り入れ、内部状態の設定を行う。また、シフト出
力端子（ＳＯＴ）２０８からはクロック端子２０７から
のクロック信号によシュビットづつシリアルにｊ＠序回
路２０４の内部状態が外部へ読み出される。クロック端
子２０７のクロック信号１パルスにつき、最高でも１ビ
ツトだけしかシフトできないので、ゲート・アレイＬＳ
Ｉに使用される順序回路の数がＮ個であるとすると、任
意の順序回路の状態を設定するのに最低Ｎ個のりａツク
・パルスを必要とし、これを高価なＬＳＩテスターを使
用せず行えば非常に繁雑な操作となり、かつまたゲート
・アレイＬＳＩの規模が大きくなる程スキャン・パスの
ビット数Ｎが増加しその設定時も長くなる。
動作時にチップと外部との信号のインターフェースを行
う。スキャン・パス動作時にはクロック端子２０７から
のクロック信号によりシフト入力端子（ＳＩＨ）２０６
から信号を１ビツトづつシリアルに内部の順序回路２０
４に取り入れ、内部状態の設定を行う。また、シフト出
力端子（ＳＯＴ）２０８からはクロック端子２０７から
のクロック信号によシュビットづつシリアルにｊ＠序回
路２０４の内部状態が外部へ読み出される。クロック端
子２０７のクロック信号１パルスにつき、最高でも１ビ
ツトだけしかシフトできないので、ゲート・アレイＬＳ
Ｉに使用される順序回路の数がＮ個であるとすると、任
意の順序回路の状態を設定するのに最低Ｎ個のりａツク
・パルスを必要とし、これを高価なＬＳＩテスターを使
用せず行えば非常に繁雑な操作となり、かつまたゲート
・アレイＬＳＩの規模が大きくなる程スキャン・パスの
ビット数Ｎが増加しその設定時も長くなる。
第３図は本発明を適用した一実施例を示す。３０４はゲ
ート・アレイＬＳＩチップの一部に形成された発振回路
を示す。第４図は本発明を適用したゲート・アレイＬＳ
Ｉの論理を示すブロック図である。４０１は組合せ回路
部で第２図の２０２に相当する。４０２はスキャン・バ
ス構成順序回路部で、第２図の２０１に相当する。４０
４はシフト入力端子（ＳＩＮ） 、４０５はシフト出力
端子（ＳＯＴ）を夫々示す。４０３は本発明の％徴であ
るところのスキャン・パスのビットａだけのパルス列を
発生する発振器でおり、発振制御信号４０６により通常
の発振器としてチップのクロック信号としても動作する
。発振器４０３は発振開始指示端子４０７からの１パル
ス信号により、スキャンパスのビット数だけのパルス列
を内部で自動的に発生する。このパルス列をスキャン・
パスのクロックとして、入力することにより、スキャン
・パス構成順序回路の全ビットの状態の設定及び読出し
ができる。即ち、スキャン・パス構成順序回路が、ただ
１つのパルス信号により、任意に設定及び状態の読み出
しができるようになり、繁雑な操作を不要とする。また
、４０８は発振出力端子（ＣＫＯＴ） であり、ここ
から発振器４０３の出力信号を外部に取出すために設け
られている。発振器４０３のより具体的な構成例を第５
図に示す。
ート・アレイＬＳＩチップの一部に形成された発振回路
を示す。第４図は本発明を適用したゲート・アレイＬＳ
Ｉの論理を示すブロック図である。４０１は組合せ回路
部で第２図の２０２に相当する。４０２はスキャン・バ
ス構成順序回路部で、第２図の２０１に相当する。４０
４はシフト入力端子（ＳＩＮ） 、４０５はシフト出力
端子（ＳＯＴ）を夫々示す。４０３は本発明の％徴であ
るところのスキャン・パスのビットａだけのパルス列を
発生する発振器でおり、発振制御信号４０６により通常
の発振器としてチップのクロック信号としても動作する
。発振器４０３は発振開始指示端子４０７からの１パル
ス信号により、スキャンパスのビット数だけのパルス列
を内部で自動的に発生する。このパルス列をスキャン・
パスのクロックとして、入力することにより、スキャン
・パス構成順序回路の全ビットの状態の設定及び読出し
ができる。即ち、スキャン・パス構成順序回路が、ただ
１つのパルス信号により、任意に設定及び状態の読み出
しができるようになり、繁雑な操作を不要とする。また
、４０８は発振出力端子（ＣＫＯＴ） であり、ここ
から発振器４０３の出力信号を外部に取出すために設け
られている。発振器４０３のより具体的な構成例を第５
図に示す。
第６図は第５図の発振器の動作を示すタイミングチャー
トである。発振制御端子５０４からの信号が′１”のと
きには発振器３０４ （４０３）は無条件に発振を行い
、チップのクロックとして使用される。発振制御端子５
０４からの信号が１０”のときに発振開始指示端子（Ｃ
’ＫＳＴ）５０３に第６図６０１１Ｃ示すようなパルス
が１つ入力されると、第５図の７リツプ・７０ツグ３０
６のＱ出力が１１＃になり、カウンター５０２が初期化
される。
トである。発振制御端子５０４からの信号が′１”のと
きには発振器３０４ （４０３）は無条件に発振を行い
、チップのクロックとして使用される。発振制御端子５
０４からの信号が１０”のときに発振開始指示端子（Ｃ
’ＫＳＴ）５０３に第６図６０１１Ｃ示すようなパルス
が１つ入力されると、第５図の７リツプ・７０ツグ３０
６のＱ出力が１１＃になり、カウンター５０２が初期化
される。
よって第５図５０２に示す発振が開始される。発振が開
始されると７リツプ・フ四ツブ５０６がリセットされ、
カウンター５０２の初期化信号が解除され、発振器の発
成出力に従いカウンター５０２がカウント動作を開始し
、カウンター５０２を構成するフリラグ・クロックが発
生パルス１ｔａｉ部５０７の′１＃、”０＃ 系列に等
しくなると第５図のＣ点が１０＃にな抄、発振ｇ）５０
１が停止する。したがって発振開始指令端子からのわず
か１つのパルスによ）、スキャン・パスに必要なりロッ
ク・パルスが自動的に発生される。発生パルス調整部５
０７はゲート・アレイＬＳＩの品種展開時に、品種によ
９使用される順序回路のビット数に応じて電源側にクラ
ンプするか接地するかにより容易に実現できる。第６図
のタイミングチャートでは６．０１が第５図のａ点を、
６０２が第５図のｂ点を、６０３が第５図のＣ点を、６
０４が第５図のｄ点を、６０５が第５図のｅ点を各々示
している。
始されると７リツプ・フ四ツブ５０６がリセットされ、
カウンター５０２の初期化信号が解除され、発振器の発
成出力に従いカウンター５０２がカウント動作を開始し
、カウンター５０２を構成するフリラグ・クロックが発
生パルス１ｔａｉ部５０７の′１＃、”０＃ 系列に等
しくなると第５図のＣ点が１０＃にな抄、発振ｇ）５０
１が停止する。したがって発振開始指令端子からのわず
か１つのパルスによ）、スキャン・パスに必要なりロッ
ク・パルスが自動的に発生される。発生パルス調整部５
０７はゲート・アレイＬＳＩの品種展開時に、品種によ
９使用される順序回路のビット数に応じて電源側にクラ
ンプするか接地するかにより容易に実現できる。第６図
のタイミングチャートでは６．０１が第５図のａ点を、
６０２が第５図のｂ点を、６０３が第５図のＣ点を、６
０４が第５図のｄ点を、６０５が第５図のｅ点を各々示
している。
第７図７０１は本発明を適用したゲート・アレイＬＳＩ
チップを、７０２は内部状態設定用シフト・レジスタ、
７０３は内部状態読み出し用シフト・レジスタを示す。
チップを、７０２は内部状態設定用シフト・レジスタ、
７０３は内部状態読み出し用シフト・レジスタを示す。
本発明を適用したゲート・アレイＬＳＩの機能試験を行
うには、内部状態設定用シフト・レジスタ７０２の各ビ
ットのデータ入力端子に簡単な切換スイッチ等により′
Ｏ”または”１“を設定し、内部状態設定用シフト・レ
ジスタ５０２に並列にロードする。次に、７０１の本発
明を適用したゲート・アレイＬＳＩの発振開始指示端子
（ＣＫＳＴ） にパルスを１つ入力することにより、
内部状態設定用シフト・レジスタ７０２の状態がシフト
・入力端子（ＳＩＮ）から本発明を適用したゲート・ア
レイＬＳＩ７０１に書き込まれ、所望の内部状態が設定
される。内部状態設定後は、他の入力端子の入力信号に
対する出力端子の出力信号を確認し、次に発振開始指示
端子（ＣＫＳＴ）に次のパルスを１つ入力するととＫよ
り、内部状態読み出し用シフト・レジスタ７０３にシフ
ト出力端子（ＳＯＴ）から内部状態が読み出される。内
部状態読み出し用シフト・レジスタ７０３の各７リツプ
・７０ツブのＱ出力にＬＥＤ （発光ダイオード）等の
簡単な表示装置を取付ければ、容易に内部状態の確認が
行える。こうした一連の、操作を行うことＫより、複雑
な論理機能を持ったゲート・アレイＬＳＩの機能試験が
高価なＬＳＩテスターを使用しなくても簡単に実施でき
るようになる。また、内部状態設定用シフト・レジスタ
７０２と内部状態読み出し用シフト・レジスタ７０３と
を１つのシフト・レジスタを共通に使うことにより、本
発明を適用したゲート・アレイＬＳＩ７０１のシフト出
力端子（ＳＯＴ）からの出力信号をシフト・レジスタ７
０２のシリアル入力にすると、読出された内部状態を次
の発振開始信号により、そのままゲート・アレイＬＳＩ
の内部に戻すことも可能になる。
うには、内部状態設定用シフト・レジスタ７０２の各ビ
ットのデータ入力端子に簡単な切換スイッチ等により′
Ｏ”または”１“を設定し、内部状態設定用シフト・レ
ジスタ５０２に並列にロードする。次に、７０１の本発
明を適用したゲート・アレイＬＳＩの発振開始指示端子
（ＣＫＳＴ） にパルスを１つ入力することにより、
内部状態設定用シフト・レジスタ７０２の状態がシフト
・入力端子（ＳＩＮ）から本発明を適用したゲート・ア
レイＬＳＩ７０１に書き込まれ、所望の内部状態が設定
される。内部状態設定後は、他の入力端子の入力信号に
対する出力端子の出力信号を確認し、次に発振開始指示
端子（ＣＫＳＴ）に次のパルスを１つ入力するととＫよ
り、内部状態読み出し用シフト・レジスタ７０３にシフ
ト出力端子（ＳＯＴ）から内部状態が読み出される。内
部状態読み出し用シフト・レジスタ７０３の各７リツプ
・７０ツブのＱ出力にＬＥＤ （発光ダイオード）等の
簡単な表示装置を取付ければ、容易に内部状態の確認が
行える。こうした一連の、操作を行うことＫより、複雑
な論理機能を持ったゲート・アレイＬＳＩの機能試験が
高価なＬＳＩテスターを使用しなくても簡単に実施でき
るようになる。また、内部状態設定用シフト・レジスタ
７０２と内部状態読み出し用シフト・レジスタ７０３と
を１つのシフト・レジスタを共通に使うことにより、本
発明を適用したゲート・アレイＬＳＩ７０１のシフト出
力端子（ＳＯＴ）からの出力信号をシフト・レジスタ７
０２のシリアル入力にすると、読出された内部状態を次
の発振開始信号により、そのままゲート・アレイＬＳＩ
の内部に戻すことも可能になる。
（７） 発明の詳細な説明
本発明は以上説明したように、ゲート・アレイＬＳＩの
下地（共通部）に品種展開時に使用される順序回路の数
に等しいパルス列を発生する発振器を形成することによ
り、複雑な論理機能を持つゲート・アレイＬＳＩの機能
試験を高価なＬＳＩテスターを使用しなくても簡単に行
なえる効果がある。
下地（共通部）に品種展開時に使用される順序回路の数
に等しいパルス列を発生する発振器を形成することによ
り、複雑な論理機能を持つゲート・アレイＬＳＩの機能
試験を高価なＬＳＩテスターを使用しなくても簡単に行
なえる効果がある。
第１図は従来のゲート・アレイ方式の論理集積回路のチ
ップ平面図、第２図はゲート・アレイ方式の論理集積回
路でスキャン・パスを構成したときのブロック図、第３
図は本発明を適用したゲート・アレイ方式の論理集積回
路のチップ平面図１．４４図は本発明を適用したゲート
・アレイ方式の論理集積回路のブロック図、第５図は本
発明に使用したスキャン・パスのビット数だけのパルス
列を発生する発振回路の一実施例の回路図、第６図は第
５図の動作を示すタイミングチャート、第７図は本発明
を適用したゲートアレイＬＳＩの機能試験時の実施例を
示すシステム・ブロック図である。 １０１・・・・・・ゲート・アレイＬＳＩチップ全体、
１０２・・・・・・信号パッド、１０３・・・・・・セ
ル列、２０１・・・・・・スキャン・パス構成順序回路
部、２０２・・・・・・組合せ回路部、２０３・・・・
・・切換スイッチ、２０４・・・・・・順序回路、２０
５・・・・・・シフト制御端子、２０６・・・・・・シ
フト入力端子、２０７・・・・・・クロック入力端子、
２０８・・・・・・シフト出力端子、２０９，２１０゜
２１１・・・・・・入力または出力端子、３０１・・・
・・・本発明適用ゲート・アレイＬＳＩチップ全体、３
０２・・・・・・信号パッド、３０３・・・・・・セル
列、３０４・・・・・・パルス列発生発振器、４０１・
・・・・・組合せ回路部、４０２・・・・・・スキャン
・パス構成順序回路部、４０３・・・・・・パルス列発
振回路部、４０４・・・・・・シフト入力端子、４０５
・・・・・・シフト出力端子、４０６・・・・・・発振
制御端子、４０７・・・・・・発振開始指示端子、４０
８・・・・・・発振出力端子、５０１・・・・・・発振
器、５０２・・・カウンター、５０３・・・・・・発振
開始指示端子、５０４・・・・・・発振制御端子、５０
５・・・・・・発振出力端子、５０６・・・・・・カウ
ンター初期化制御クリップ・７０ツブ、５０７・・・・
・・発生パルス数調整部、６１１・・・・・・第５図ａ
点の信号波形、６０２・・・・・・第５図す点の信号波
形、６０３・・・・・・第５図Ｃ点の信号波形、６０４
・・・・・・第５図ｄ点の信号波形、６０５・・・・・
・第５図ｅ点の信号波形、７０１・・・・・・本発明を
適用したゲート・アレイＬＳＩ、７０２・・・・・・内
部状態設定用シフト・レジスタ、７０３・・・・・・内
部状態読出し用シフト・レジスタ。 某 ２ 面 茅 ４Ｉ！ｇＩ 茅 ５Ｉ！Ｉ ３−ラ 乙 凹
ップ平面図、第２図はゲート・アレイ方式の論理集積回
路でスキャン・パスを構成したときのブロック図、第３
図は本発明を適用したゲート・アレイ方式の論理集積回
路のチップ平面図１．４４図は本発明を適用したゲート
・アレイ方式の論理集積回路のブロック図、第５図は本
発明に使用したスキャン・パスのビット数だけのパルス
列を発生する発振回路の一実施例の回路図、第６図は第
５図の動作を示すタイミングチャート、第７図は本発明
を適用したゲートアレイＬＳＩの機能試験時の実施例を
示すシステム・ブロック図である。 １０１・・・・・・ゲート・アレイＬＳＩチップ全体、
１０２・・・・・・信号パッド、１０３・・・・・・セ
ル列、２０１・・・・・・スキャン・パス構成順序回路
部、２０２・・・・・・組合せ回路部、２０３・・・・
・・切換スイッチ、２０４・・・・・・順序回路、２０
５・・・・・・シフト制御端子、２０６・・・・・・シ
フト入力端子、２０７・・・・・・クロック入力端子、
２０８・・・・・・シフト出力端子、２０９，２１０゜
２１１・・・・・・入力または出力端子、３０１・・・
・・・本発明適用ゲート・アレイＬＳＩチップ全体、３
０２・・・・・・信号パッド、３０３・・・・・・セル
列、３０４・・・・・・パルス列発生発振器、４０１・
・・・・・組合せ回路部、４０２・・・・・・スキャン
・パス構成順序回路部、４０３・・・・・・パルス列発
振回路部、４０４・・・・・・シフト入力端子、４０５
・・・・・・シフト出力端子、４０６・・・・・・発振
制御端子、４０７・・・・・・発振開始指示端子、４０
８・・・・・・発振出力端子、５０１・・・・・・発振
器、５０２・・・カウンター、５０３・・・・・・発振
開始指示端子、５０４・・・・・・発振制御端子、５０
５・・・・・・発振出力端子、５０６・・・・・・カウ
ンター初期化制御クリップ・７０ツブ、５０７・・・・
・・発生パルス数調整部、６１１・・・・・・第５図ａ
点の信号波形、６０２・・・・・・第５図す点の信号波
形、６０３・・・・・・第５図Ｃ点の信号波形、６０４
・・・・・・第５図ｄ点の信号波形、６０５・・・・・
・第５図ｅ点の信号波形、７０１・・・・・・本発明を
適用したゲート・アレイＬＳＩ、７０２・・・・・・内
部状態設定用シフト・レジスタ、７０３・・・・・・内
部状態読出し用シフト・レジスタ。 某 ２ 面 茅 ４Ｉ！ｇＩ 茅 ５Ｉ！Ｉ ３−ラ 乙 凹
Claims (1)
- ゲート・アレイ方式の論理集積回路において、内在され
る順序回路の数に等しいビット数のパルス列を発生する
回路をチップ内に設けたことを特徴とする論理集積回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59165264A JPS6142933A (ja) | 1984-08-07 | 1984-08-07 | 論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59165264A JPS6142933A (ja) | 1984-08-07 | 1984-08-07 | 論理集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6142933A true JPS6142933A (ja) | 1986-03-01 |
Family
ID=15809023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59165264A Pending JPS6142933A (ja) | 1984-08-07 | 1984-08-07 | 論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6142933A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7299392B2 (en) | 2001-11-20 | 2007-11-20 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of design of semiconductor integrated circuit device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5061226A (ja) * | 1973-09-29 | 1975-05-26 |
-
1984
- 1984-08-07 JP JP59165264A patent/JPS6142933A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5061226A (ja) * | 1973-09-29 | 1975-05-26 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7299392B2 (en) | 2001-11-20 | 2007-11-20 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of design of semiconductor integrated circuit device |
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