JPS5832780B2 - テスト可能な大規模集積回路チップ - Google Patents

Description

【発明の詳細な説明】 本発明は容易にテストされ得る様に設計及び配置された
半導体装置に係り、更に具体的に言えば、複数のマクロ
構造体を有するテスト可能な組合せ論理が内部回路とし
て埋設されている大規模集積回路（Ｌａｒｇｅ ５ｃａ
ｌｅ Ｉｎｔｅｇｒａｔｅｄ以下ＬＳＩと称する）チッ
プに係る。

本発明の説明において、１内部回路パとは、チップ上の
他の回路により包囲されており、チップ上の入出力端子
又はパッドから全体的にも又は部分的にも直接アクセス
され得ない一群の回路素子の状態を意味している。

ＬＳＩチップの設計においては、互いに拮抗する４つの
本質的原則、即ち（１）論理設計、（２）物理的設計、
（３）テスト・パターンの生成、及び（４）製造が考慮
されねばならない。

例えば、論理構造体は効率的に製造され得る様に設計さ
れる必要があると同様に、上記（３）の点に関しても効
率的なテストが可能である様に設計されるべきである。

この様な状況において、本出願人所有の米国特許第３７
８３２５４号及び第３７６１６９５号の明細書は、上記
制約の下で、組合せ論理がＬＳＳＤ（Ｌｅｖｅｌ ５ｅ
ｎｓｉｔｉｖｅ ５ｃａｎ Ｄｅｓｉｇｎ ）モードの
テストのために区分化され得る様に設計している。

しかしながら、上記（２）の点に関して効率的な物理的
配置が得られる様に設計される場合には、組合せ論理が
マクロ（主としてプログラマブル・ロジックアレイ（Ｐ
ｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒ −ｒａ’
ｊ ｓ以下ＰＬＡと称する）により実現され、一般的に
は成るＰＬＡの出力が他のＰＬＡの入力に供給される様
に論理構造体が区分化される。

それらのＰＬＡは、ＰＬＡを単位論理のブロックとして
モデル化することによって単位論理モードでテストされ
得る。

しかしながら、それらのＰＬＡはマクロ・モードでより
効率的にテスト可能である。

本発明の説明において、”マクロ″とは、達成したい論
理機能に従って特定の物理的配置を有している回路素子
又は装置の群を意味し、設計者はＰＬＡの如き装置が個
性化される様に所望の論理機能を指定する。

この意味において、１つのマクロは、そのマクロに望ま
れる特性に応じて、多数の特定の論理機能の１つを遂行
し得る。

マク川こ対して゛単位論理”はマクロを構成し得る複数
の単−輪理ゲートを意味する。

この意味において、ＰＬＡは複数の単位論理から構成さ
れたマクロであると言うことができる。

従って、ＰＬＡはパターン発生装置によりテスト・パタ
ーンが発生され得る単位論理によってモデル化され得る
ので、ＰＬＡは常に単位論理的にテスト可能である。

しかしながら、密度が増して上記モデルにおける単−輪
理ゲートの数が増加するとともに、パターンの生成及び
モデル化を達成するためにより大きい演算能力が必要と
される。

ＰＬＡをモデル化する従来の試みにおける１つの問題点
は、大部分の組合せ論理をＰＬＡに区分化するとき、一
般的に成るＰＬＡの出力が他のＰＬＡの入力に供給され
ることである。

これは、１つのＰＬＡが成る一定の論理機能を遂行する
ことによる。

ＰＬＡにおいては、幾つかの論理入力を集中させて、そ
れらの論理入力に基づく１つ又は２つの出力を極めて効
果的に生せしめることができる。

それらの出力は、他の機能を遂行するために第２のＰＬ
Ａへの制御線として用いられ得る。

それらのＰＬＡを直列に接続することにより得られる効
果は、第１ＰＬＡ及び第２ＰＬＡが極めて効率的に個性
化されることである。

しかしながら、それらのＰＬＡはマクロ・モードでテス
ト可能である様に効率的には区分化され得ない。

即ち、複数のＰＬＡは、単一のＰＬＡを有しているかの
如くに、並列にも配置され得る。

その様な場合には、ＰＬＡは余り効率的には個性化され
ず、相当なスペースが失われ得る。

従って、従来技術により用いられた明らかな解決方法は
、極めて効率的な個性化を維持するために成るＰＬＡの
出力を他のＰＬＡの入力に供給する様にしそしてテスト
・パターンの生成のためにその構造体を単−輪理ゲート
によってモデル化することであった複数のＰＬＡをマク
ロ・モードでテストする場合には、第１ＰＬＡのための
マクロ・テスト・パターンを生成して、そのテスト・パ
ターンから生じた出力がそのままの形で第２ＰＬＡを経
て伝播される様にすることは一般的に不可能である。

（ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒ
ｅ Ｂｕｌｌ −ｅｔｉｎｓ第２０巻、第１号、１９７
７年６月、第１９７頁参照。

）それは、ＰＬＡは一般的にその組合せ論理が非線型で
あるという特徴を有しており、その必然的結果として一
般的に第２ＰＬＡに必要とされる幾つかのテスト・パタ
ーンが第１ＰＬＡを経てそのままの形で伝播され得ない
ためである。

従って、テスト・パターンの生成のためにすべての論理
が基本論理（ＡＮＤ、ＯＲ。

ＮＡＮＤ、Ｎ０Ｒ）によってモデル化された場合には、
ＰＬＡの組合せのためのパターンは両方のＰＬＡに関し
てしか生成され得ない。

これは、既に述べた如く、モデル化において多数の基本
ブロックが用いられているために、大きな演算能力を必
要とする。

更に、多数のファン・イン及びファン・アウトは演算プ
ロセスを複雑にする。

ＬＳＳＤモードのテストを開示している前述の２つの米
国特許明細書に記載されている如き従来技術は、テスト
をより容易にするためにテスト・パターンの生成条件が
論理設計に成る程度の妥当な制約を与え得ることを認識
している。

しかしながら、これらの設計上の制約の成るものが単位
論理の制約以外のものであり得ることについては伺ら認
識されていない。

従って、本発明の目的は、成る制約の下で組合わせ論理
がマクロ・モードで設計されているだけでなく、組合わ
せ論理が単位論理モードでなく改良されたマクロ・モー
ドでテストされ得るＬＳＩチップを提供することである
。

本発明の他の目的は、組合わせ論理構造体中に複数のＰ
ＬＡが含まれ、それらのＰＬＡが単位論理モードでない
改良された方法で効率的にテストされ得る様に区分化さ
れているＬＳＩチップを提供することである。

ＰＬＡは母線のスイッチング能力の点では複雑で非効率
的な方法であるので、上記目的は１組合わせ論理として
複数のＰＬＡ及び母線から戒り、それらのＰＬＡは母線
の入力だけが１つ又はそれ以上のＰＬＡの出力に直列に
接続され得る様に接続されている構造体を形成すること
によって遠戚され得る。

それらのＰＬＡは、実際の論理機能を有していないがテ
ストのために場合に応じて用いられ得るラッチを有して
いることにより、テストのために互いに並列の構造で配
置されている。

その様なラッチは単に遅延機能を遂行する。

更に、それらのＰＬＡには再び集中する（ ｒｅｃｏｎ
ｖｅｒｇｅ−ｎｔ）ファン・アウトは伺ら用いられず、
即ち入力が共通である場合には出力は互いに排他的であ
る。

例えば、入力が相互に接続されている場合には出力は相
互に接続されず、又は出力が相互に接続されている場合
には入力は相互に接続されない。

ＰＬＡと出力との間における母線のスイッチングのため
に排他的ＯＲゲート、デコーダ、又はコード変換器の如
き線型論理機能が母線の代りに用いられている構造体も
、本発明の範囲内に包含される。

本発明の説明において、゛′線型″とは、出力応答が入
カバターンの１対１写像であり、即ち各々の一意的入力
パターンに対して２進の値の一意的出力パターンが存在
することを意味している。

更に詳しく説明すると、下記の如き２人カバターン０ １ ０ が下記の如き２出カバターン ０ ０ １ を生じた場合には、上記入カバターンは上記出カバター
ンに一意的に写像されている。

しかしながら、２人カバターンが １ ０ ０ であり、それらに対応する出カバターンがＯ ０ ０ である場合には、すべての２出カバターンが異なる２人
カバターンに対して同一となり、従って入カバターンの
一意的特性が失われるため、上記入カバターンは上記出
カバターンに一意的に写像されていない。

しかしながら、母線は木質的には線型ではないが、母線
はオンであるとき線型信号通過機能を遂行しそしてオフ
のとき信号の通路を阻止するオン・オフ・スイッチであ
るから、その非線型特性は線型素子と同様に制御され得
る性質のものであることに留意されたい。

従って、母線のためのテストパターンを生成することが
でき、他の非線型素子の場合の如き問題を生じない。

ＰＬＡのテスト・パターンは、オン状態において、１対
１写像関係を維持して、母線を経て伝播する。

更に、母線は簡単な論理構造体であるから、ＰＬＡの出
力に生じたＰＬＡのテスト・パターン応答が母線のため
のテスト・パターンとして用いられ得る。

母線のスイッチングをＰＬＡと組合せることにより得ら
れる利点は、同時に母線のテストを行ない得るＰＬＡの
ためのテスト・パターンを生成し得ることである。

次に、図面を参照して、本発明について更に詳細に説明
する。

第１図は、実際の論理機能モードでなくテスト・モード
における本発明による論理設計の典型的構造体を示して
いるブロック図である。

制御信号の印加によってテスト・モードにされる様に論
理が構成されており、テスト・モードにおいてはＬＳＳ
Ｄの原理により説明される如くすべてのラッチがシフト
・レジスタとして働く様に相互に接続されている。

本発明においては、ＬＳＳＤにおける組合せ論理がＰＬ
Ａを用いて構成されている。

多くの場合、効率的にするために、ＰＬＡは直列に接続
されるが、これはマクロ・モードのテストには実際的で
ない。

この様な場合には、伺ら論理機能を有していないラッチ
がそれらのＰＬＡの間に配置される。

テスト・モードにおいては、これらのラッチはＬＳＳＤ
シフト・レジスタを構成する。

ＰＬＡのテストにおいて予想される応答は１対１写像関
係で線型論理を経て伝播するので、ＰＬＡと母線又は線
型論理素子である他の論理との間にラッチが含まれてい
る必要はない。

示されているテスト・モードにおいては、３つのＰＬＡ
ｌ ０．１２及び１４が並列に配置さ札ＬＳＩチップ中
に内部回路として埋設されている。

３つのＰＬＡが示されているが、本発明は２つ又は４つ
以上の場合にも同様に適用され得る。

又、線型論理機能素子として１つのデータ母線１６がＰ
ＬＡｌ４と直列接続で設けられているが、複数の母線も
一般的な場合において用いられ得る。

ＰＬＡＩｏ、１２及び１４並びにデータ母線１６を単位
論理モードでなくマクロ・モードでテストするために、
ＬＳＳＤシフト・レジスタ１９が前述の２つの米国特許
明細書に記載されている如＜ＬＳＳＤモードで動作する
別個の２組のＬ１ラッチ１８及びＬ２ラッチ２０に分割
されて示されている。

母線１６のマクロは１組のＡＮＤゲートから成る。

テスト・パターンがＬ１ランチ１８を満たすと、それら
の内容は端子３２におけるクロック・パルスにより所定
の時間間隔でＬ２ラッチ２０中へ並列に転送される。

Ｌ１ラッチ１８とＬ２ラッチ２０との間にクロック手段
を設けることにより、ＰＬＡｌｏ、１２及び１４、母線
１６並びにＬ１ラッチ１８から成る論理を経てのパター
ンのレーシングが安全に行なわれる。

それらのパターンはＬ２ラッチ２０中にクロック・イン
される前に安定状態に達していなければならないからで
ある。

ＰＬＡをテストするために、テスト装置１１４中に記憶
されているテスト・パターンがスキャン・イン端子２２
を経てＬｌラッチ１８中に直列にスキャン・インされる
。

テスト・パターンがＬ１ラッチ１８からＬ２ラッチ２０
中にクロック・インされると同時に、テスト装置１１４
中に記憶されているテスト・パターンの他の部分が端子
２４，２６，２８及び３０に並列に供給され、端子２４
における入力は端子４８においてＰＬＡｌ４中に供給さ
れ、端子２６における入力は端子４４において信号を受
信する受信回路３４中に供給されてから端子４６におい
てＰＬＡｌ４中に供給され、端子２８における入力は端
子４２において受信回路３６中に供給されてから端子６
０においてデータ母線１６中に供給され、端子３０にお
ける入力は端子４０において受信回路３８中に供給され
てから端子９０においてＬ１ランチ１８中にフィード・
バックされる。

Ｌ２ラッチ２０中に含まれているテスト・パターンは擬
似主端子（ｐｓｅｕｄｏ ｐｒｉｍａｒｙ ｔｅｒｍｉ
−ｎａｌｓ）５０，５２，５４，５６，５８，５９及
び６４に入力を供給する。

端子４６ 、４Ｂ、及び５０におけるパターンはＰＬＡ
ｌ４を経て伝播して、線８２上に出力を供給し、該出力
は端子９２においてＬ１ランチ１８の１つに擬似主出力
としてフィード・バックされる。

同様にして、パターンは端子６０，６２．６４及び６６
においてデータ母線１６中に供給され、該データ母線１
６を経て伝播して線８４上に出力を供給し、該出力は端
子９４においてＬ１ランチ１８の１つに擬似主出力とし
てフィード・バックされる。

同様に擬似主端子５２及び５４における信号はＰＬＡｌ
２中に入力を供給し、該入力は線８６上に擬似主出力を
供給し、該出力は端子９６においてＬ１ラッチ１８の１
つにフィード・バックされる。

ＰＬＡｌｏに関しては、応答が主出力線８８を経て伝播
し。

端子９８においてＬ１ラッチ１８の１つにフィード・バ
ックされる。

テスト・パターンがＰＬＡｌｏ。１２及び１４並びに母
線１６を経て伝播しそしてＬ１ラッチ１８中に記憶され
る応答が生じた後、その結果が線１０４上にクロック・
インされて端子１０６においてテスト装置１１４中にス
キャン・アウトされる様に、刻時されたタイミング・パ
ルスが端子１０２に供給される。

その詳細は従来技術において周知であり、本発明の要旨
を或するものではない。

擬似主出力からの各組の応答パターンがテスト装置１１
４中に伝播され、予想される応答と比較されるために該
テスト装置に保持される。

チップ外に設けられた装置を駆動するオフ・チップ駆動
回路７０．７２及びＴ４が各々端子６９．５９及び７１
においてＰＬＡｌ ０、Ｌ２ラッチ２０、及びデータ母
線１６から主出力を受取る。

これらのオフ・チップ駆動回路からの出力は、テスト装
置１１４中に保持されている出力１０６からのテスト・
パターンとともにテスト装置１１４中に供給されるテス
ト・パターンの出力を端子１０８．１１０及び１１２に
おいて供給する。

従って、入力端子２２，２４，２６，２Ｂ及び３０に供
給されたテスト・パターンは、並列で再び集中するファ
ン・アウトが伺ら用いられない、即ち入力が相互に接続
されている場合には出力は相互に接続されず又は出力が
相互に接続されている場合には入力が相互に接続されな
いＰＬＡ及び線型論理機能素子としての母線を含む組合
せ論理を経て伝播してテストを行ない、そして比較が行
なわれ得る様に線１０４上にシフト・アウトされて端子
１０８，１１０及び１１２における他の出力とともにテ
スト装置１１４にスキャン・アウトされる出力を生じる
ことが容易に理解されよう。

シフト・アウトされた出力と予想される出力とが一致し
た場合には、この１つの特定のテスト・パターンを用い
て検出され得る欠陥は伺ら存在していない。

第２図は本発明の１好実施例を示している。

第２図のブロック図は第１図よりも詳細に示されている
だけでなく、構成部分が異なる配置で示されている。

例えば、第１図には３つのＰＬＡｌ ０ 。１２及び１
４が示されており、第２図には２つのＰＬＡｌ４及び１
５が示されている。

しかしながら、ＰＬＡｌ４のみが両図において同様であ
る。

又、第１図には１つの母線１６しか示されていないが、
第２図には２つの母線１６及び１７が示されており、両
図における母線１６は実質的に同一である。

従って、第２図においてテストされている組合せ論理は
、２つのＰＬＡｌ４及び１５、母線１６及び１７、受信
回路３４、ブツシュ・プル駆動回路１７０及び１７６、
レジスタ２１．２３及び２５、並びにオフ・チップ駆動
回路１６６゜１７２．１８２，２５８，２６３及び２６
５から成っている。

レジスタ２Ｌ２３及び２５は、前述の２つの米国特許明
細書に記載されている如く、ＬＳＳＤシフト・レジスタ
を形成する様に接続されたラッチを含んでいる。

ＰＬＡｌ５をテストするために、入力端子パッド１２０
，１２２，１２４，１２６及び１２８がテスト装置１１
４からテスト・パターンを並列に受取る。

入力端子パッド１２０は受信回路３４？を接続されてい
るが、受信回路３４の出力は端子１４０においてＰＬＡ
ｌ ５に接続されており、他の入力端子パッド１２２，
１２４，１２６及び１２８は入力端子１４２，１４３，
１４４及び１４６において直接ＰＬＡ１５に接続されて
いる。

ＰＬＡｌ５は母線１６上の端子１４８ 、１５２及び１
５６への線１４９，１５１及び１５３上に３つのデータ
出力を供給する。

入力端子パッド１３０上の入力は端子ｉｓｏ、１５４及
び１５８において制御信号を供給して母線１６にＡＮＤ
機能を行なわしめそして線１５９．ＯＲドツト１６０、
及び線１６３へ出力を供給してオフ・チップ駆動回路１
６６の端子１６４に信号を供給し、該１駆動回路１６６
はテスト装置１１４に接続されている出力端子パッド１
６８に出力を供給する。

ＯＲドツトは本実施例の論理ＯＲ機能を行なう２つの線
を接続する。

又、端子１５２においてＡＮＤされた入力は母線１６を
経て伝播して線１６１．ＯＲドツト１６２及び線１６５
上に出力を供給し、ブツシュ・プル駆動回路１７０を経
てオフ・チップ駆動回路１７２に入力を供給し、該オフ
・チップ駆動回路１７２はテスト装置１１４に接続され
ている出力端子パッド１７４に出力を供給する。

同様に、端子１５８における制御入力は端子１５６上の
入力を母線１６を経て伝播させて線１７３上に出力を供
給し、該出力はブツシュ・プル駆動回路１７６の端子１
７５に供給される。

該ブツシュ・プル駆動回路１７６はレジスタ２３の端子
１７７に入力を供給し、該レジスタ２３は後述する条件
の下で、オフ・チップ駆動回路１８２への線１８０上に
データ出力を供給しそしてテスト装置１１４に接続され
ている出力端子パッド１８４に出力を供給する。

不灯実施例においては、レジスタ２１及びＰＬＡｌ４は
並列に動作する。

入力端子パッド１３４はＰＬＡｌ４のために生成された
テスト・パターンをＬＳＳＤ−ＩＮ線１９８上に直列に
供給して入力端子１９９においてレジスタ２１に入力を
供給する手段を与える。

ＰＬＡｌ４のためのテスト・パターンは該ＰＬＡをテス
トするだけでなく、母線１１にも入力テスト・パターン
を供給する。

従って、テスト・パターンがレジスタ２１を満たすと、
ＬＳＳＤクロックは入力端子パッド１３８上に入力を供
給してレジスタ２１の内容である出力信号を線２００，
２０２，２０４及び２０６上に生ぜしめる。

線２００及び２０２上の出力信号は又、母線１７中に入
力される入力信号をａ２２３及び２２２上に供給する。

従って、入力端子パッド１３２上に制御信号が供給され
たとき、端子２２４及び２２６はＡＮＤされてＯＲドツ
ト１６０への線２３２上に出力を供給する。

同様に、入力端子パッド１３２からの制御信号は端子２
３０に信号を供給し、端子２２８における信号とＡＮＤ
させて、ＯＲドツト１６２への線２３４上に出力信号を
供給する。

以下に説明される如く、入力端子パッド１３０及び１３
２上の入力の値（０又は１）は、レジスタ２１からの情
報又はＰＬＡｌ５からの情報がＯＲドツト１６０又は１
６２を通過するか否かが決定されるようにそのどちらが
制御値を有するかを決定する。

従って、母線１６及び１７はＮＯＲ機能を行なうので、
入刃端子パッド１３０への入力が１でありそして入力端
子パッド−１３２への入力が０である場合には。

母線１６は阻止されてその出力はＯになり、母線１７が
動作されて線２３２及び−２３４上の内容をＯＲドツト
１６０及び１６２を経て線１６３及び１６５へそして更
にテスト装置１１４に接続されている出力端子パット１
６８及び１７４へと通過せしめる。

一方、入力端子パッド−１３０上の信号がＯでありそし
て入力端子パッド−１３２上の信号が１である場合には
、母線１７が阻止されて母線１６が付−勢され、情報は
線１５９及び１６１を経て、更にＯＲドツト１６０及び
１６２を経て、テスト装置１１４に接続されている出力
端子パッド１６８及び１７４へと通過される。

母線１１のテストと同時に、線２００，２０２゜２０４
及び２０６上のテスト・パターンがＰＬＡＩ４の端子２
１０，２１２，２１４及び２１６に伝播される。

そのテスト・パターンはＰＬＡＩ４を経て伝播し、入力
端子パッド１３６からのシステム・クロック・パルスが
レジスタ２１の端子２１８に供給されるときレジスタ２
１中に供給される応答を線２０９，２１１．２１３及び
２１５上に生ぜしめる。

入力端子パッド−１３８におけるクロック・パルスによ
り、その内容が線２４０上に伝播されそして端子２４２
においてレジスタ２５中に供給される。

レジスタ２１中に記憶された応答を伝播させるために、
前述の２つの米国特許明細書に記載されている如く、入
力端子パッド１３８におけるＬＳＳＤクローツク及び入
力端子パッド１３６におけるシステム・クロックにクロ
ック・パルスが供給される。

この動作により、テスト・パターンは線２４０に沿って
伝播してレジスタ２５中へ供給され、更に線２５３に沿
って伝播してレジスタ２３中へ供給されて、線１８０上
に出力を供給し、オフ・チップ駆動回路１８２に出力を
供給して、テス゛ト装置１１４に接続されている出力端
子パッド１８４に出力を供給する。

第２図の特定の回路配置のためのテスト・パターンの生
成においては、始めに各々の論理機能を実現するＰＬＡ
の特性が用いられる。

ＰＬＡのマクロのためのテスト・パターンはＰＬＡの特
性から引出される。

本実施例においては、ＰＬＡＩ４の特性は、第３図に示
されている如く、ＮＯＲ回路から成るカウンタの特性で
ある。

第３図はＰＬＡＩ ４の特性を示している。

入力が２０８，２１０，２１２，２１４及び２１６とし
て示され、出力が２０９，２１１，２１３及び−２１５
として示されている。

第３図における各入力線は２つの線に分割されており、
その一方の線は反転回路３００に接続されている。

ＰＬＡＩ４は４つのワード′線３０２を有している。

ＰＬＡＩ４の特性は丸印により示されている予め選択さ
れた特性の交点にＦＥＴ装置を配置することによって設
定される。

ＰＬＡＩ５の特性は、第４図に示されている如く、ＮＯ
Ｒ回路から成る加算器の特性である。

入力が１４０，１４２，１４３，１４４及び１４６とし
て示され、出力が１４９，１５１及び１５３として示さ
れている。

２つの入力線が２重ビット区分化ネツートワーク３０４
において結合されている。

２重ビット区分化ネットワークからアレイに入る区分化
されたビット線は丸印により示されている如＜ＦＥＴ装
置により個性化された交点においてワード線３０２に接
続されている。

これらの接続された交点はＰＬＡＩ５の特性を表わして
いる。

更に詳細については、 １９７７年１０月に、Ｃｈｅ
ｒｒｙ Ｈｉｌｌｙ Ｎ、 Ｊ−において開催されたＬ
Ｓ Ｉ Ｔｅ５ｔ ＳｙｍｐｏｓｉｕｍでのＤ ｉ
ｇｅ’ｓ ｔｏｆ Ｐａｐｅｒｓ におけるＥ、
１． Ｍｕｅｈｌｄｏｒｆ 及びＴ、 Ｗ、 Ｗｉ
ｌ ｌ ｉａｍｓによる’ Ｏｐｔ １ｍ１ｚｅｄＳｔ
ｕｃｋ Ｆａｕｌｔ Ｔｅ５ｔ Ｐａｔｔｅｒｎ Ｇｅ
ｎｅｒａｔｉ −ｏｎ ｆｏｒ ＰＬＡ Ｍａｃｒ
ｏｓ ”と題する論文を参照されたい。

ＰＬＡＩ４及び１５の上記特性を用いて、上記論文の第
８９頁乃至第１０１頁に記載されている如き周知のアル
ゴリズムを適用することによって、次の表Ｉ及び表出に
示されているパターンが引出される。

テスト・パターンの生成それ自体は当分野で周知のこと
であり、本発明の要旨を成すものではない。

しかしながら、前述の如くそして第３図及び第４図にお
いて示されている如く、（ａ）探索アレイ及び読出アレ
イの両者はＮＯＲ回路から成り、（ｂ）ＰＬＡＩ４の出
力にはＰＬＡＩ４の一体的部分を成す反転回路があり、
そして（ｃ）ＰＬＡＩ５の出力には反転回路はない。

（注）入力２１０は” ｄｏｎ’ ｔ ｃａｒｅ”条件
を有する。

即ち、その値は任意に選択され得る。※これらのパター
ンは任意に選択され得る。

ＰＬＡのマクロのためのテスト・パターンが生成される
と、それらは欠陥の有無を決定する根拠を与えるために
予備的に組合せられる。

本発明において、テスト・パターンは、成る１時点にお
いてすべでの主入力（ＰＩ ）及び擬似主入力（ＰＰＩ
）に刺激として加えられる１及び０の組合せとして定義
される。

各テスト・パターンに対応して、予想される応答パター
ンがあり、該応答パターンはテスト装置１１４において
比較されるため成る１時点においての擬似主出力（ＰＰ
Ｏ）及び主出力（Ｐ’０）において取出され得る。

前述の如く、表■及び表出に示されたパ゛ターンを用い
て、区分化のためのテスト・パターンが上記表■に示さ
れている如く組合せられる。

第５図は第２図の回路におけるデータ信号及び制御信号
の通路を示す平面図である。

図の左側には、端子パッド−１２０，１２２，１２４，
１２６゜１２８．１３０，１３２，１３４，１３６及び
１３８における主入力並びに線２００，２０２゜２０４
及び−２０６上への擬似主入力が示されている。

擬似入力はレジスタ２１，２３及び２５から供給される
。

レジスタ２１からの擬似主入力は線２００．２０２，２
０４，２０６，２２２及び２２３上に供給される。

レジスタ２３からの擬似主入力は線１８０を経てオフ・
チップ駆動回路１８２へそして又オフ・チップ駆動回路
２５８へ供給される。

レジスタ２５からの擬似主入力は線２５３、オフ・チッ
プ駆動回路２６３、及びオフ・チップ駆動回路２６５へ
供給される。

図の右側には、端子パッド１６８，１７４，１８４，２
６０゜２６６及び２６８における主出力並びに端子１９
ａ２４６．２１８，１７８，２４４，２２０及び２５２
等における擬似主出力が示されている。

本発明の１つの重要な特徴は、ＰＬＡが再び集中するフ
ァン・アウトを有しない様に接続されていることである
。

即ち２つのＰＬＡは入力が相互に接続されている場合に
は出力は相互に接続されず又は出力が相互に接続されて
いる場合には入力が相互に接続されないよう相互に並列
Ｑこ接続されている。

本発明の説明において、ファン・インは複数の入力が単
一のノードに入る部分である。

例えば、第５図において、端子バット１２０，１２２゜
１２４．１２６及び１２８における入力はＰＬＡｌ５に
供給される。

ファン・アウトは単一のノードから複数の出力が供給さ
れる部分である。

例えば、端子パッド１３０における制御信号はノード１
３１に供給されてから母線１６へ３つモしてＰＬＡｌ４
へ１つにファン・アウトしている。

再び集中するファン・アウトを有しないということは、
ＰＬＡを互いに並列に保ちそしてテストにおいて干渉を
生ぜしめないために重要である。

ファン・アウトが従来技術の場合の如く再び集中した場
合には、テストパターンが干渉してテスト結果が不明瞭
になり得る。

本発明の説明において始めに述べた如く、ＰＬＡが単位
論理モードの方法よりもずっと効率的な方法でテストさ
れ得る様にするためには、ファン・アウトが再び集中し
ない様にすることは必要な制約である。

表■は第２図におけるＰＬＡｌ ４及び１５を含む区分
のための生成されたテストを示している。

本発明において、区分は、第５図において点線部分２８
０により示されている如く、データ線が相互接続されて
いる回路の一部である。

ＰＬＡｌ５のためのテスト・パターンは表■の列１乃至
１１に示されており、逐次供給される。

例えば、列１に示されているＰＬＡｌ５のためのテスト
・パターン即ち入カバターンが第２図の入力端子パッド
１２０乃至１２８に供給される。

その予想される応答パターン即ち出カバターンは表■の
列１に示されている如く０１１であるべきである。

同様にＰＬＡｌ４のためのテスト・パターンが列１３乃
至１７に示されている。

列１３に示されているテスト・パターンが、第１図にお
いてスキャン・イン端子２２を経てＬＳＳＤシフト・レ
ジスタ１９に供給された場合の如く、レジスタ２１中に
逐次供給される様に入力端子パッド１３４に供給される
。

その予想される出カバターンは表■の列１３に示されて
いる如く１１であるべきである。

第２図に示されている回路は、母線１６に直列に接続さ
れているＰＬＡｌ ５及び母線１７に並列に接続されそ
して母線１７と同時にテストされるＰＬＡｌ４の如き、
多くの場合の並列のＰＬＡの状況を示している。

第５図及び表■から理解される様に、ＰＬＡｌ４及びＰ
ＬＡｌ５への入力は互いに独立しているので、再び集中
するファン・アウトは存在していないにも拘らず、それ
らのＰＬＡへの入力は並列には加えられ得ない。

しかしながら、入力端子パツド１３０から制御入力が供
給され、該入力はＰＩＡ１４に入力そして母線１６に制
御信号を供給する。

該制御入力がＰＬＡｌ４を付勢しているとき、該制御入
力は干渉を防ぐために母線１６を阻止する。

一方、ＰＬＡｌ４が阻止されているときは、母線１６が
付勢されて、ＰＬＡｌ ５からの信号が母線１６を通過
し得る。

次に動作について説明する。

始めに、表■の列１におけるテスト・パターンが第２図
に示されている如く入力端子パッド１２０，１２２，１
２４゜１２６及び１２８に同時に供給される。

第２図から理解され得る如く、入力端子パッド１２０゜
１２２．１２４，１２６及び１２８への入力だけがＰＬ
Ａｌ５中に伝播される。

それから、テストパターンはＰＬＡｌ５を経て伝播して
ＰＬＡｌ５におけるテストを行ない、線１４９，１５１
及び１５３に出力を供給して、母線１６中に伝播される
。

入力端子パッド１３０における制御信号は、端子１４８
におけるデータ入力及び端子１５０における制御入力に
おいてＡＮＤ機能を遂行してＯＲドツト１６０に出力を
供給するために母線１６に入力を供給し、該ＯＲドツト
１６０は出力をオフ・チップ駆動回路１６６の端子１６
４に方向付けて比較のためにテスト装置１１４中に供給
されるべき主出力を出力端子パッド１６８に供給する。

端子１５２におけるデータ入力及び端子１５４における
制御入力が母線１６を経てゲートされてＯＲドツト１６
２への線１６１上に出力を供給し、ブツシュ・プル駆動
回路１７０及びオフ・チップ駆動回路１７２を経てテス
ト装置１１４に接続されている出力端子パッド１７４に
出力を供給する。

母線１６への端子１５６及び１５８における入力は線１
７３上に出力を供給し、ブツシュ・プル駆動回路１７６
へ端子１７５において入力を供給して、レジスタ２３へ
端子１７７において入力を供給する。

第２図の入力端子パッド１２０乃至１２８に供給された
表■の列１におけるテスト・パターンは線表に示されて
いる如＜ＰＬＡｌ５のための予想された応答パターンを
生成すべきである。

従って、列１におけるパターンはＰＬＡｌ５及び母線１
６のためのテストを行なう。

ＰＬＡｌ５のための予想される応答パターンが出力端子
パッド１６８゜１７４及び１８４に生じた場合には、こ
のパターンはＰＬＡｌ５において伺ら欠陥を検出してい
ない。

同様にして、表■の列２乃至１１における残りのテスト
・パターンが回路を経て順次に供給される。

すべての応答が予想通りであったとき、ＰＬＡｌ５は何
ら欠陥を有していない。

母線１６への端子１５０，１５４及び１５８における制
御入力のための制御線の縮退Ｏのテストを行なうために
、１が入力端子パッド１３０に供給される。

線１４９，１５１及び１５３に０００の入カバターンが
印加される。

制御線が正常ならばこのパターンが出力側に現われるが
、もしその出カバターンに１が含まれていれば、制御線
がＯに固定した欠陥を有することを示すので、これは制
御線の縮退Ｏのテストである。

出力端子パッド１６８及び１７４における出力は同時に
到達するが、出力端子パッド１８４における出力がレジ
スタ２３中に保持されることにより遅延するため、テス
ト装置１１４中に保持されている。

従って、出力端子パッド１６８及び１７４における出力
は出力端子パッド１８４から出力が生じる迄シフトされ
そして保持されている。

出力端子パッド１８４から出力が生じた時点において、
３つの出力がそれらの予想される出力と比較される。

母線１６のデータ入力（端子１４８，１５２及び１５６
）をテストした後に、母線１６の制御入力（端子１５０
，１５４及び１５８）をテストするために、１が入力端
子パッド１３０に供給されモしてＯが出力として受取ら
れた場合には５０は予想される出力であるので、母線１
６は何ら欠陥を有していない。

ＰＬＡｌ５及び母線１６は直列にテストされたが、母線
１７はＰＬＡｌ４と並列にテストされる。

従って、母線１６はＰＬＡｌ ５と異なる時点において
テストされねばならなかったが、母線１７はＰＬＡｌ４
のテストと同時にテストされ得る様に並列に示されてい
る。

レジスタ２１は論理機能をも遂行し、テストのためにの
み含まれているのではない。

ＰＬＡｌ４と組合せて用いられた特定のレジスタ２１は
実際にはカウンタである。

レジスタ２１の内容がＰＬＡｌ４に供給されると同時に
、その内容は線２２２を経て端子２２４においてそして
線２２３を経て端子２２８において母線１７にも供給さ
れる。

入力端子パッド１３０における制御信号は母線１６を制
御すると同時に、端子２０８を付勢させることによって
ＰＬＡ１４をも制御し、そのテスト・パターンはＰＬＡ
１４を経て伝播した後に線２０９，２１１．２１３及び
２１５を経てレジスタ２１へ入力される。

入力端子パッド１３２における入力値（１）は母線１７
をオフにする。

入力端子パッド１３０における制御値（１）は母線１６
をオンにモしてＰＬＡ１４をオフに条件付ける。

ＰＬＡ１４をテストするには、ＰＬＡ１４がオンに付勢
され、レジスタ２１及びＰＬＡ１４はテスト・パターン
をその種々の機能を経て順次に供給するカウンタを構成
する。

レジスタ２１の内容がシフト・アウトされるとき、その
出カバターンは線２４０上にもシフト・アウトされてレ
ジスタ２５の端子２４２に供給され、更にレジスタ２３
の端子２５４に供給されて線１８０上にデータ出力が供
給され、オフ・チップ駆動回路１８２を経て出力端子パ
ッド１８４に供給される。

この様にして、ＰＬＡ１４のテストが行なわれる。

入力端子パッド１２０乃至１２８におけるテスト・パタ
ーンは充分な入力端子パッドが用いられているのでＬＳ
ＳＤモードに供給されていないが、ＰＬＡ１４のテスト
には１つの入力端子パッド１３４しか用いられていない
のでテスト・パターンはＬＳＳＤモードで供給されてい
る。

従って、比較テストを行なうために、出力端子パッド１
６８及び１７４上の出力は出力端子パッド１８４のため
に遅延されねばならない。

ＰＬＡ１４と同時に並列に母線１７をテストするため、
表■の列１８及び１９におけるテスト・パターンが供給
され、線２３２及び２３４上に生じた出力がＯＲドツト
１６０及び１６２に供給される。

その場合、入力端子パッド１３０上の制御信号は、線１
５９及び１６１上の出力を阻止して母線１７の出力をオ
フ・チップ駆動回路１６６及び１７２を経て出力端子パ
ッド１６８及び１７４に生ぜしめる様に、ＯＲドツト１
６０及び１６２において非制御値を生じる。

母線１７のテスト及びＰＬＡ１４のテストは独立して行
なわれるので、それらの出力はテスト装置１１４におい
て他の出力端子パッドからの出力を待つために記憶され
る必要がなく、テストが直ちに行なわれ得る。

表■において、母線１７のテスト・パターン及びＰＬＡ
１４のテスト・パターンは並列に独立して供給されるの
で、列２０における母線１７のテストを除くことができ
、その代りに同じＯ状態の列１４におけるテスト・パタ
ーンを母線１１のテスト及びＰＬＡ１４のテストに同時
に用いることができる。

縮退０の欠陥に関して母線１７への端子２２６及び２３
０への制御入力をテストするためには。

入力端子パッド１３２に１が供給されて、母線１７を経
て端子２２６及び２３０に供給される。

それと同時に、母線１６の端子１５０，１５４及び１５
８における入力が、線１５９及び１６１にＯを生ぜしめ
る制御値になる様に供給される。

従って、端子２２６及び２３０における縮退０の欠陥の
テストは、出力を線２３２及び２３４上に供給して出力
端子パッド１６８及び１７４へ伝播させることによって
行なわれ得る。

表■の列１３にかけるテスト・パターンが入力端子パッ
ド１３４へ供給されて線１９８を経てレジスタ２１へ供
給されると、入力端子パッド１３８からのＬＳＳＤクロ
ック・パルスはレジスタ２１がその内容を線２００．２
０２．２０４及び２０６へ転送する様に該レジスタに信
号を与える。

それと同時に、出力線２４０上にも供給されて端子２４
２においてレジスタ２５に供給される。

入力端子パッド１３８からの次のＬＳＳＤクロック・パ
ルスにより、入力がレジスタ２５の端子２４４に供給さ
れ、その出力が端子２５４においてレジスタ２３に供給
され、レジスタ２３及び線１８０を経て出力端子パッド
１８４へ伝播される。

オフ・チップ駆動回路２６３及び２６５のテストにおい
ては、ＰＬＡ１４のための出カバターンが線２０９，２
１１，２１３及び２１５に生じてレジスタ２１へ伝播さ
れるとき、同時に信号が線２２１及び２２７に生じてレ
ジスタ２５の端子２４８及び２５０に供給される。

レジスタ２５は又入力をオフ・チップ駆動回路２６３及
び２６５へ供給する。

これらのオフ・チップ駆動回路はレジスタ２５を経てシ
フトされている信号によってテストされ得る。

入力端子パッド１３６における次のシステム・クロック
・パルスにより、入力信号がレジスタ２５の端子２４６
に供給され、出力がオフ・チップ駆動回路２６３の端子
２６２に供給されて、出力が出力端子パッド２６６に供
給される。

それと同時に、出力がオフ・チップ駆動回路２６５の端
子２６４に供給されて、出力が出力端子パッド２６８に
供給される。

出カバターンを予想される出カバターンと比較するため
、出力端子パッド２６６及び２６８上の値がテスト装置
１１４における他の出力と組合される。

更に、母線及びＰＬＡを上記の如く配置することにより
、入力のファン・アウトがあれば、即ち出力の共通接続
（ｄｏｔｔｉｎｇ ）がなければ、ＰＬＡは並列にテス
トされ得る。

一方、出力の共通接続がある場合には、入力のファン・
アウトがあってはならない。

これらの条件の下においてのみ、テスト・パターンの干
渉が生じない。

第２図における本発明の好実施例においては、母線１７
への入力としての入力端子パッド１３２における入力は
、ＰＬＡ１４のためのテスト・パターンをＰＬＡ１５に
も併用し得るために非制御値でなければならず、即ち入
力端子パッド１３２における入力が表■の列１３乃至１
７に示されている如くＯでなければならない。

従って、それらのテスト・パターンは互いに干渉するの
で並列に供給され得ない。

しかしながら、２つのＰＬＡのためのテスト・パターン
が互いに干渉しない場合には、それらのテスト・パター
ンは並列の動作において組合せられ得ることは明らかで
ある。

ＰＬＡ及び母線を上記の如く配置することにより、内部
回路として埋設されたＰＬＡのテストは、基本論理（単
位論理モードのテスト）を用いた場合よりも相当に簡単
になり、テスト・パターンの土族が著しく簡単化される
。

第１図及び第２図において、ＰＬＡの代りに一般的な演
算論理ユニット又は一般的な制御論理ユニットの如き非
線型の論理機能を遂行する任意の一般的なマクロを用い
ることもできることは当業者に明らかである。

同様に、線型論理機能を遂行する論理マクロの代りにｌ
対１写像関係を有する母線を用いることも可能である。

【図面の簡単な説明】

第１図は本発明の原理を用いているＰＬＡをテストする
ための典型的論理構造体を示すブロック図であり、第２
図はマクロ・モードでテスト可能に配置されたＰＬＡ及
び母線を有する回路を示すブロック図であり、第３図は
典型的なカウンタの構造を示す図であり、第４図は典型
的な加算器の構造を示す図であり、第５図は第２図の回
路におけるデータの通路を示す図である。 １０．１２，１４，１５・・・・・・ＰＬＡ、１６゜１
７・・・・・・母線、１８−・・・・・Ｌ１ラッチ、１
９・・・・・・ＬＳＳＤシフト・レジスタ、２０・・・
・・・Ｌ２ラッチ、２１．２３，２５・・・・・・レジ
スタ、２２・・・・・・スキャン・イン端子、３４，３
６，３８・・・・・・受信回路、７０．７２，７４，１
６６．１７２，１８２゜２５８．２６３，２６５・・・
・・・オフ・チップ駆動回路、１１４・・・・・・テス
ト装置、１２０，１２２゜１２４．１２６．１２８．１
３０，１３２，１３４゜１３６．１３８・・・・・・入
力端子パッド、１６０゜１６２・・・−・・ＯＲドツト
、 １６８，１７４．１８４２６０．２６６．２６８・
・・・・・出力端子パッド、１７０．１７６・・・・・
・ブツシュ・プル駆動回路、２８０・・・・・・区分、
３００・・・・・・反転回路、３０２・・・・・・ワー
ド線、３０４・・・・・・２重ビット区分化ネットワー
ク。

Claims (1)

【特許請求の範囲】
1. １ チップ上の他の回路に囲まれて内部回路を構成する
   複数のプログラマブル・ロジックアレイと該プログラマ
   ブル・ロジックアレイの少なくとも１つに直列に接続さ
   れた線形論理機能素子とを有するテスト可能な大規模集
   積回路チップにおいて、各フログラマプル・ロジックア
   レイの出力が相互に接続されるとき入力が相互に非接続
   状態になる様に又は入力が相互に接続されるとき出力が
   相互に非接続状態になる様に前記プログラマブル・ロジ
   ックアレイが相互に並列に接続されていることを特徴と
   するテスト可能な大規模集積回路チップ。