JPH069516Y2 - ゲ−トアレイ - Google Patents
ゲ−トアレイInfo
- Publication number
- JPH069516Y2 JPH069516Y2 JP9436087U JP9436087U JPH069516Y2 JP H069516 Y2 JPH069516 Y2 JP H069516Y2 JP 9436087 U JP9436087 U JP 9436087U JP 9436087 U JP9436087 U JP 9436087U JP H069516 Y2 JPH069516 Y2 JP H069516Y2
- Authority
- JP
- Japan
- Prior art keywords
- sequencer
- test
- flip
- gate array
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Programmable Controllers (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Description
【考案の詳細な説明】 （産業上の利用分野） 本考案は、内部にシーケンサ（ステートマシン）を含む
ゲートアレイまたはその他のASIC（：Application Spec
ific IC）に関し、更に詳しくは、ゲートアレイ内の回
路の検証及び出荷時の製品検査（故障検出）のためのテ
スト用回路を備えたゲートアレイに関するものである。
ゲートアレイまたはその他のASIC（：Application Spec
ific IC）に関し、更に詳しくは、ゲートアレイ内の回
路の検証及び出荷時の製品検査（故障検出）のためのテ
スト用回路を備えたゲートアレイに関するものである。
（従来の技術） ASICは、ユーザ独自の機能を実現するためのカスタムＬ
ＳＩの総称で、ゲートアレイはその一分野である。通常
ASICの開発では、回路設計後、回路の検証及び出荷時の
製品検査（故障検出）のためのテストパターンの作成も
行なう必要がある。
ＳＩの総称で、ゲートアレイはその一分野である。通常
ASICの開発では、回路設計後、回路の検証及び出荷時の
製品検査（故障検出）のためのテストパターンの作成も
行なう必要がある。
第４図は、シーケンサを含む従来のゲートアレイの構成
概念図である。図において、１はシーケンサであり、状
態を表わすいくつかのフリップフロップＦ１，Ｆ２…
と、アンドゲートやオアゲートＬＣ等の組合せ回路から
成り、シーケンサ入力が与えられ、フリップフロップＦ
１，Ｆ２…の“０”，“１”の組合せによって各ステー
トが定義される。２はシーケンサ以外の他の回路を総括
して示すブロックである。
概念図である。図において、１はシーケンサであり、状
態を表わすいくつかのフリップフロップＦ１，Ｆ２…
と、アンドゲートやオアゲートＬＣ等の組合せ回路から
成り、シーケンサ入力が与えられ、フリップフロップＦ
１，Ｆ２…の“０”，“１”の組合せによって各ステー
トが定義される。２はシーケンサ以外の他の回路を総括
して示すブロックである。
このような構成としたシーケンサを含むASICの製品検査
は、シーケンサ入力あるいはその他の入力として各種の
テストパターンを入力して行なうことになるが、このテ
ストパターンとしては、理想的には、全てのゲートやフ
リップフロップの入出力の全故障モード（“０”縮退、
“１”縮退）が検出できることが要求される。
は、シーケンサ入力あるいはその他の入力として各種の
テストパターンを入力して行なうことになるが、このテ
ストパターンとしては、理想的には、全てのゲートやフ
リップフロップの入出力の全故障モード（“０”縮退、
“１”縮退）が検出できることが要求される。
第５図は、シーケンサ１の状態遷移図の一例である。こ
こでＡ．Ｂ．Ｃ〜Ｚはステート名を表わし、a1,a2…b1,
b2…z1,z2…はあるステートから他のステートへの遷移
条件である。
こでＡ．Ｂ．Ｃ〜Ｚはステート名を表わし、a1,a2…b1,
b2…z1,z2…はあるステートから他のステートへの遷移
条件である。
（考案が解決しようとする問題点） 第５図で表わされる状態遷移図において、例えば状態Ｙ
のテストを行なうためには、状態Ａ．→Ｃ→Ｅ…→Ｙと
いう手順を踏まねばならず、そのうえ、Ｙからの遷移が
複数あるので前述した手順を何度も繰返す必要がある。
また、通常の手順を踏んだだけでは、未定義の状態に遷
移することができないので、どうしてもテストできない
部分が残ってしまうという問題点がある。
のテストを行なうためには、状態Ａ．→Ｃ→Ｅ…→Ｙと
いう手順を踏まねばならず、そのうえ、Ｙからの遷移が
複数あるので前述した手順を何度も繰返す必要がある。
また、通常の手順を踏んだだけでは、未定義の状態に遷
移することができないので、どうしてもテストできない
部分が残ってしまうという問題点がある。
本考案は、このような問題点に鑑みてなされたもので、
その目的は、ゲートアレイあるいはASIC内のシーケンサ
を構成するフリップフロップを本来の動作とは独立にセ
ットできるテスト用回路を付加することにより、短かい
テストパターンで簡便に製品検査を行なうことの可能な
ゲートアレイを実現することにある。
その目的は、ゲートアレイあるいはASIC内のシーケンサ
を構成するフリップフロップを本来の動作とは独立にセ
ットできるテスト用回路を付加することにより、短かい
テストパターンで簡便に製品検査を行なうことの可能な
ゲートアレイを実現することにある。
（問題点を解決するための手段） 第１図は、本考案の基本的な構成ブロック図である。図
において、１はシーケンサ、２はその他の回路ブロッ
ク、３はテストをする時（テストモードの時）印加する
テストモード信号TESTとシーケンサ１以外への入力信号
とを入力しテストモードにおいて、シーケンサ１内の各
フリップフロップをシーケンサ入力とは関係なしにセッ
トするテスト用回路である。
において、１はシーケンサ、２はその他の回路ブロッ
ク、３はテストをする時（テストモードの時）印加する
テストモード信号TESTとシーケンサ１以外への入力信号
とを入力しテストモードにおいて、シーケンサ１内の各
フリップフロップをシーケンサ入力とは関係なしにセッ
トするテスト用回路である。
（作用） テストモードにおいては、テスト用回路３からの信号に
よって、各フリップフロップを任意にセットする。これ
により、シーケンサ１に任意のステートを設定すること
が可能となる。
よって、各フリップフロップを任意にセットする。これ
により、シーケンサ１に任意のステートを設定すること
が可能となる。
（実施例） 第２図は、本考案の一実施例を示す構成ブロック図であ
る。図において、第１図の各部分と対応するものには同
一符号を付して示す。シーケンサ１は、Ｄフリップフロ
ップを用いたものであり、各フリップフロップＦ１〜Ｆ
ｎのＤ端子には、シーケンサ入力が、アンドゲートAG1
〜AG4及びオアゲートＯＧを介して印加されている。テ
スト用回路３は、アンドゲートAG0で構成され、テスト
モードにおいてアクティブになるテストモード信号TEST
と、その他の回路２に印加されるその他の入力の中のひ
とつの信号Ｓαとが印加され、その出力はオアゲートＯ
Ｇを介してフリップフロップのＤ端子に印加されてい
る。
る。図において、第１図の各部分と対応するものには同
一符号を付して示す。シーケンサ１は、Ｄフリップフロ
ップを用いたものであり、各フリップフロップＦ１〜Ｆ
ｎのＤ端子には、シーケンサ入力が、アンドゲートAG1
〜AG4及びオアゲートＯＧを介して印加されている。テ
スト用回路３は、アンドゲートAG0で構成され、テスト
モードにおいてアクティブになるテストモード信号TEST
と、その他の回路２に印加されるその他の入力の中のひ
とつの信号Ｓαとが印加され、その出力はオアゲートＯ
Ｇを介してフリップフロップのＤ端子に印加されてい
る。
このように構成した回路の動作を次に、第３図の動作波
形図を参照しながら説明する。
形図を参照しながら説明する。
第３図において、(a)はフリップフロップＦのリセット
端子に印加されるリセット信号であり、(b)は、フリッ
プフロップＦのＣＫ端子に印加されるクロック信号を示
す。
端子に印加されるリセット信号であり、(b)は、フリッ
プフロップＦのＣＫ端子に印加されるクロック信号を示
す。
テストモードの時、(c)に示すようにテストモード信号T
ESTが“Ｈ”レベルとなる。また、その他の入力のひと
つの入力Ｓαが、(d)に示すように“Ｈ”レベルとな
る。これにより、フリップフロップＦは、クロックの立
上りで(e)に示すようにＱ出力がアクテブとなる。
ESTが“Ｈ”レベルとなる。また、その他の入力のひと
つの入力Ｓαが、(d)に示すように“Ｈ”レベルとな
る。これにより、フリップフロップＦは、クロックの立
上りで(e)に示すようにＱ出力がアクテブとなる。
以上はひとつのフリップフロップについての動作である
が、他のフリップフロップにいても同様に動作し、その
他の入力の“０”，“１”のパターンにより、シーケン
サ１を構成している各フリップフロップを任意にセット
することができ、シーケンサ１のステートを任意に設定
できる。
が、他のフリップフロップにいても同様に動作し、その
他の入力の“０”，“１”のパターンにより、シーケン
サ１を構成している各フリップフロップを任意にセット
することができ、シーケンサ１のステートを任意に設定
できる。
従って、第５図の状態遷移図で示されるシーケンサのテ
ストも、Reset→状態Ｙ→「状態Ｙからの遷移のテスト
モード」という手順をとることにより、テストパターン
を大幅に短縮することができる。
ストも、Reset→状態Ｙ→「状態Ｙからの遷移のテスト
モード」という手順をとることにより、テストパターン
を大幅に短縮することができる。
（考案の効果） 以上詳細に説明したように、本考案によれば、テストモ
ードにおいて、シーケンサのステートを任意に設定する
ことができるもので、短かいテストパターンで、故障検
出率を上げることができるうえに、本定義ステートの動
作確認を行なうことができる。
ードにおいて、シーケンサのステートを任意に設定する
ことができるもので、短かいテストパターンで、故障検
出率を上げることができるうえに、本定義ステートの動
作確認を行なうことができる。
従って、本考案を適用することにより、ゲートアレイの
開発期間の短縮がはかれるうえに、信頼性を向上でき
る。
開発期間の短縮がはかれるうえに、信頼性を向上でき
る。
第１図は本考案の基本的な構成ブロック図、第２図は本
考案の一実施例を示す構成ブロック図、第３図はその動
作波形図、第４図は従来のゲートアレイの構成概念図、
第５図はシーケンサの状態遷移図である。 １……シーケンサ、２……その他の回路、３……テスト
用回路、Ｆ……フリップフロップ。
考案の一実施例を示す構成ブロック図、第３図はその動
作波形図、第４図は従来のゲートアレイの構成概念図、
第５図はシーケンサの状態遷移図である。 １……シーケンサ、２……その他の回路、３……テスト
用回路、Ｆ……フリップフロップ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｔ 8427−4Ｍ 27/118
Claims (1)
- 【請求項１】内部にシーケンサと、その他の回路とを含
むゲートアレイであって、 テストモードの時印加するテスト信号と前記その他の回
路へ入力される信号のひとつを入力し、テストモード時
前記シーケンサ内の各フリップフロップを当該シーケン
サへの入力信号とは関係なくセットするテスト用回路を
設けたことを特徴とするゲートアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9436087U JPH069516Y2 (ja) | 1987-06-19 | 1987-06-19 | ゲ−トアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9436087U JPH069516Y2 (ja) | 1987-06-19 | 1987-06-19 | ゲ−トアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS64345U JPS64345U (ja) | 1989-01-05 |
| JPH069516Y2 true JPH069516Y2 (ja) | 1994-03-09 |
Family
ID=30957738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9436087U Expired - Lifetime JPH069516Y2 (ja) | 1987-06-19 | 1987-06-19 | ゲ−トアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH069516Y2 (ja) |
-
1987
- 1987-06-19 JP JP9436087U patent/JPH069516Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS64345U (ja) | 1989-01-05 |
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