JPS6029906B2 - Ｌｓｉ回路の交流性能の試験方法 - Google Patents
Ｌｓｉ回路の交流性能の試験方法Info
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- JPS6029906B2 JPS6029906B2 JP51030924A JP3092476A JPS6029906B2 JP S6029906 B2 JPS6029906 B2 JP S6029906B2 JP 51030924 A JP51030924 A JP 51030924A JP 3092476 A JP3092476 A JP 3092476A JP S6029906 B2 JPS6029906 B2 JP S6029906B2
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- 238000010998 test method Methods 0.000 title description 7
- 238000012360 testing method Methods 0.000 claims abstract description 69
- 238000000034 method Methods 0.000 claims description 10
- 230000004044 response Effects 0.000 claims description 7
- 238000012545 processing Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 229910000831 Steel Inorganic materials 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 238000011156 evaluation Methods 0.000 description 3
- 238000011160 research Methods 0.000 description 3
- 239000010959 steel Substances 0.000 description 3
- 238000004422 calculation algorithm Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 241001099995 Bejaria aestuans Species 0.000 description 1
- 206010011878 Deafness Diseases 0.000 description 1
- FWCXELAAYFYCSR-RYKNUXCGSA-N Gitogenin Chemical compound O([C@@H]1[C@@H]([C@]2(CC[C@@H]3[C@@]4(C)C[C@@H](O)[C@H](O)C[C@@H]4CC[C@H]3[C@@H]2C1)C)[C@@H]1C)[C@]11CC[C@@H](C)CO1 FWCXELAAYFYCSR-RYKNUXCGSA-N 0.000 description 1
- 230000001174 ascending effect Effects 0.000 description 1
- 239000008280 blood Substances 0.000 description 1
- 210000004369 blood Anatomy 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31937—Timing aspects, e.g. measuring propagation delay
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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-
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Description
【発明の詳細な説明】
本発明は、電子回路を自動的に試験する為の方法に関し
、更に詳細には、大規模集積回路（比１）素子を試験す
る為の方法に関する。
、更に詳細には、大規模集積回路（比１）素子を試験す
る為の方法に関する。
データ処理装置は、１０×１０‐９秒乃至１００×１０
‐９秒のオーダのスイッチング速度で論理動作及び記憶
動作を実行しようとする為に半導体を使用している。半
導体素子は、瓜１技法により製造される。約６柳平方よ
りも狭い面積のチップ内に数千個の回路が組み込まれて
いる。これらの回路は数多〈の装置機能を達成する為に
結合されている。装置機能が達成される事を確認する為
、該回路の１つ１つの素子が静的則ち直流動作及び動作
的則ち交流動作に関して試験されなければならない。Ｂ
Ｉ素子内の数多〈の能動装置のスイッチングの速度が速
い（１０‐９秒）ので回路が２進数で“１”若しくは“
０”の状態であるかどうかを示す為には、不安定が殆ん
どないレベル若しくは直流レベルの信号が得られねばな
らない事、並びに回路中に分布されたＬＲ及びＣの値が
異なるために、回路内の能動装置のスイッチング状態が
同じの回路であるにもかかわらず夫々異なって変化する
事、に基づき、ＬＳＩ素子の試験は増々困難になってき
ている。ｌＥＥＥＣｏｍｐｕｔｅｒＳｏｃｉｅｔｙｌ９
７山王１１月５− ７ 日 の “ Ｄ迄ｅｓｔ ｏｆ
Ｐａｐｅｒｓ Ｉ９７４Ｓｅｍｉｃｏｎｄｕｃのｒ
Ｔｅｓｔｓｙｓｔｅｍ’にはＬＳＩ素子の動的時間別ち
交流試験の際の付加的な問題が述べられている。或るテ
スト方法に於いては、試験装置の正確な動作が論理ユニ
ットに於ける任意の個々の回路の立上り時間、立下り時
間若しくは最少遅延時間によって左右されないようにさ
れる。
‐９秒のオーダのスイッチング速度で論理動作及び記憶
動作を実行しようとする為に半導体を使用している。半
導体素子は、瓜１技法により製造される。約６柳平方よ
りも狭い面積のチップ内に数千個の回路が組み込まれて
いる。これらの回路は数多〈の装置機能を達成する為に
結合されている。装置機能が達成される事を確認する為
、該回路の１つ１つの素子が静的則ち直流動作及び動作
的則ち交流動作に関して試験されなければならない。Ｂ
Ｉ素子内の数多〈の能動装置のスイッチングの速度が速
い（１０‐９秒）ので回路が２進数で“１”若しくは“
０”の状態であるかどうかを示す為には、不安定が殆ん
どないレベル若しくは直流レベルの信号が得られねばな
らない事、並びに回路中に分布されたＬＲ及びＣの値が
異なるために、回路内の能動装置のスイッチング状態が
同じの回路であるにもかかわらず夫々異なって変化する
事、に基づき、ＬＳＩ素子の試験は増々困難になってき
ている。ｌＥＥＥＣｏｍｐｕｔｅｒＳｏｃｉｅｔｙｌ９
７山王１１月５− ７ 日 の “ Ｄ迄ｅｓｔ ｏｆ
Ｐａｐｅｒｓ Ｉ９７４Ｓｅｍｉｃｏｎｄｕｃのｒ
Ｔｅｓｔｓｙｓｔｅｍ’にはＬＳＩ素子の動的時間別ち
交流試験の際の付加的な問題が述べられている。或るテ
スト方法に於いては、試験装置の正確な動作が論理ユニ
ットに於ける任意の個々の回路の立上り時間、立下り時
間若しくは最少遅延時間によって左右されないようにさ
れる。
多数の論理レベル又は論理段を通して総遅延時間が或る
所定の値よりも小さくされるのが唯−−の制限である。
この様な試験装置の構成は、米国特許第３７６１６９５
号若しくは第３７８３２５４号若しくは第３７８４９０
７号に説明されてる様なしベル感知走査論理（ｌｉｖｅ
ｌｓｅｍｉｔｉｖｅｓｃａｎｌｏｇｃ）として参照され
る。即ち被試験素子は、組合せ論理回路鋼及び逐次的論
理回路鋼（（ｔｈｅ ｃｏｍｂｉ雌ｔｏｒｉａｌ ａＭ
ｓｅｑ肥ｎｔｉａｌｌｏｇｅｎｅｔｗｏｒｋｓ）に関
連された直流ラッチ回路を含んでいる。該ラツチ回路は
上記組合せ論理回路鋼とともに設けられていて、且つ該
ラッチ回路は複数組で配列されている。該複数のラッチ
回路組は一連のクロックによる制御のもとに組合せ論理
を通り、他の複数のラッチ回路組に接続されている総て
のラッチ回路は、シフト制御の際に単一の入力及び単一
の出力を有するシフト・レジスタを形成する様に互いに
接続される。異なるクロックに関連する論理回路は、試
験状態にある１つの論理回路から分離され得る。テスト
・パターンが被試験論理ユニットに一時に与えられる。
テスト・パターンの夫々の組は上記しジスタにシフトさ
れ、入力信号として上記被試験論理ユニット回路鋼に与
えられる。シフト・レジスタ・ラッチの内容は、上記被
試験論理ユニットの出力点に於いて特定のテスト・パタ
ーンの予想された応答と対照して測定され、その結果、
貯蔵回路の状態の初期表示がなされる。更に他のテスト
・パターンによる上記手順のくり返しｌこより、個々の
論理回路及び全体的な素子の試験状態に関する確実な表
示が得られる。もう一つの先行技術の試験方法によれば
、被試験回路は、入力駆動回路、遅延及びデコード用回
路と閉ループ状態に接続されている。
所定の値よりも小さくされるのが唯−−の制限である。
この様な試験装置の構成は、米国特許第３７６１６９５
号若しくは第３７８３２５４号若しくは第３７８４９０
７号に説明されてる様なしベル感知走査論理（ｌｉｖｅ
ｌｓｅｍｉｔｉｖｅｓｃａｎｌｏｇｃ）として参照され
る。即ち被試験素子は、組合せ論理回路鋼及び逐次的論
理回路鋼（（ｔｈｅ ｃｏｍｂｉ雌ｔｏｒｉａｌ ａＭ
ｓｅｑ肥ｎｔｉａｌｌｏｇｅｎｅｔｗｏｒｋｓ）に関
連された直流ラッチ回路を含んでいる。該ラツチ回路は
上記組合せ論理回路鋼とともに設けられていて、且つ該
ラッチ回路は複数組で配列されている。該複数のラッチ
回路組は一連のクロックによる制御のもとに組合せ論理
を通り、他の複数のラッチ回路組に接続されている総て
のラッチ回路は、シフト制御の際に単一の入力及び単一
の出力を有するシフト・レジスタを形成する様に互いに
接続される。異なるクロックに関連する論理回路は、試
験状態にある１つの論理回路から分離され得る。テスト
・パターンが被試験論理ユニットに一時に与えられる。
テスト・パターンの夫々の組は上記しジスタにシフトさ
れ、入力信号として上記被試験論理ユニット回路鋼に与
えられる。シフト・レジスタ・ラッチの内容は、上記被
試験論理ユニットの出力点に於いて特定のテスト・パタ
ーンの予想された応答と対照して測定され、その結果、
貯蔵回路の状態の初期表示がなされる。更に他のテスト
・パターンによる上記手順のくり返しｌこより、個々の
論理回路及び全体的な素子の試験状態に関する確実な表
示が得られる。もう一つの先行技術の試験方法によれば
、被試験回路は、入力駆動回路、遅延及びデコード用回
路と閉ループ状態に接続されている。
テスト・パターンがこれらの回路及び装置の出力に与え
られる。閉ループ接続の結果として分離状態が形成され
る。該分離状態は、上記装置に加えられた２進数的信号
を逐次的に変化する事により測定され、そしてこれが該
装置の試験状態の表示である。このように先行技術の試
験方法は、本来の論理機能とは離れた回路素子をチップ
内に含むか若しくは回路の交流動作を判定する為に複雑
な試験装置を必要とする。これら両方の試験装置は、高
価で且つ素子の試験精度は限定される。従て本発明の目
的は、代表的な例では１０×１０‐９秒乃至２０×１０
−３少のオーダの高速でスイッチする回路の交流スイッ
チング性能を測定する為の試験方法を提供するにある。
られる。閉ループ接続の結果として分離状態が形成され
る。該分離状態は、上記装置に加えられた２進数的信号
を逐次的に変化する事により測定され、そしてこれが該
装置の試験状態の表示である。このように先行技術の試
験方法は、本来の論理機能とは離れた回路素子をチップ
内に含むか若しくは回路の交流動作を判定する為に複雑
な試験装置を必要とする。これら両方の試験装置は、高
価で且つ素子の試験精度は限定される。従て本発明の目
的は、代表的な例では１０×１０‐９秒乃至２０×１０
−３少のオーダの高速でスイッチする回路の交流スイッ
チング性能を測定する為の試験方法を提供するにある。
本発明の他の目的は、データ処理装置内に用いられた総
ての型の回路について、交流スイッチング性能を測定す
る為の試験方法を提供するにある。
ての型の回路について、交流スイッチング性能を測定す
る為の試験方法を提供するにある。
本発明の更に他の目的は、計数器−電圧積分器（ｃｏｕ
ｎｔｅｒ−ｖｏｌｔａ鉾 ｉｎｔｅｇｒａｔｏｒ）の論
理制御によりは１素子の交流性能を測定する、簡単で且
つ安価な試験方法を提供するにある。
ｎｔｅｒ−ｖｏｌｔａ鉾 ｉｎｔｅｇｒａｔｏｒ）の論
理制御によりは１素子の交流性能を測定する、簡単で且
つ安価な試験方法を提供するにある。
一実施例に於て、被試験回路素子は複数の入力点にテス
ト・パターンに応じた入力信号を受ける様にされていて
、且つ複数の出力点では被試験回路素子内に含まれる能
動素子のスイッチング性能に依存した出力信号パターン
を発生する。
ト・パターンに応じた入力信号を受ける様にされていて
、且つ複数の出力点では被試験回路素子内に含まれる能
動素子のスイッチング性能に依存した出力信号パターン
を発生する。
糠計数器（ライン・カウンタ）論理装置が夫々の出力線
に直接後続されている。夫々の線計数器論理装置は、被
試験装置に対するテスト・パターンと関連した制御信号
に応答する論理回路を含む。上記線計数器論理装置は、
議論理回路が動作している或る限定された時間の間、試
験状態にある線のスイッチング状態を数字の出力で示す
。ディスプレイ手段が被試験回路の交流スイッチング性
能を示すものとして、夫々の論理装置からの数字で表わ
した出力を表示する。ＬＳＩ回路の交流性能を測定する
為の試験方法は、ゆ線計数器論理装置に夫々接続された
複数個の出力端子を有する被試験は１素子にテスト・パ
ターンを与える事、｛ｂ法々の計数器論理装置を付勢す
る為にセット・アップ信号を加える事、｛ｃ｝開始カウ
ント・パルス及びカウント・パルスを夫々の線計数器論
理装置に加える事、（該線計数器論理装置内の計数器素
子は出力線がスイッチするまで計数値を増大する。
に直接後続されている。夫々の線計数器論理装置は、被
試験装置に対するテスト・パターンと関連した制御信号
に応答する論理回路を含む。上記線計数器論理装置は、
議論理回路が動作している或る限定された時間の間、試
験状態にある線のスイッチング状態を数字の出力で示す
。ディスプレイ手段が被試験回路の交流スイッチング性
能を示すものとして、夫々の論理装置からの数字で表わ
した出力を表示する。ＬＳＩ回路の交流性能を測定する
為の試験方法は、ゆ線計数器論理装置に夫々接続された
複数個の出力端子を有する被試験は１素子にテスト・パ
ターンを与える事、｛ｂ法々の計数器論理装置を付勢す
る為にセット・アップ信号を加える事、｛ｃ｝開始カウ
ント・パルス及びカウント・パルスを夫々の線計数器論
理装置に加える事、（該線計数器論理装置内の計数器素
子は出力線がスイッチするまで計数値を増大する。
）、‘ｄ’上記線計数器論理装置に停止する信号を与え
る事、｛ｅ’計数器の値をディスプレイする事（ディス
プレイされた数字表示の値は被試験装置の出力端子の交
流スイッチング性能を示している。）の段階を含む。本
発明の特徴は１０‐境少の速度で動作する回路の交流ス
イッチング動作を、該回路のスイッチング性能を示す数
字に表示変換する線計数器論理装置にある。
る事、｛ｅ’計数器の値をディスプレイする事（ディス
プレイされた数字表示の値は被試験装置の出力端子の交
流スイッチング性能を示している。）の段階を含む。本
発明の特徴は１０‐境少の速度で動作する回路の交流ス
イッチング動作を、該回路のスイッチング性能を示す数
字に表示変換する線計数器論理装置にある。
本発明の他の特徴は、テスト・パターンに応じては１素
子からの出力線の関連したスイッチング性能を示す数字
を表示するため、適当な制御信号に応答する複数個の線
計数器論理装置にある。
子からの出力線の関連したスイッチング性能を示す数字
を表示するため、適当な制御信号に応答する複数個の線
計数器論理装置にある。
本発明の更に他の特徴は、被試験装置にテスト・パター
ンを加える事、試験を開始する事、出力を計数する事、
そしてＢＩ装置の夫々の出力線に応じた複数個の線計数
器論理装置にリセット・パルスを与える事の過程（ｐｒ
ｏｃｅｓｓ）にあり、これによって上記は１装置の交流
スイッチング性能が調べられる。第１図は試験されるべ
きＬＳＩチップ１０を示す。
ンを加える事、試験を開始する事、出力を計数する事、
そしてＢＩ装置の夫々の出力線に応じた複数個の線計数
器論理装置にリセット・パルスを与える事の過程（ｐｒ
ｏｃｅｓｓ）にあり、これによって上記は１装置の交流
スイッチング性能が調べられる。第１図は試験されるべ
きＬＳＩチップ１０を示す。
該ＬＳＩチップ１０は、例えば米国特許第３６９７３１
８号に述べられた論理チップ、米国特許第３５０８２０
９号に述べられたメモリチップ若しくは論理及びメモリ
の両方を有すマクロ装置であって良い。テスト・パター
ンが複数の入力線１１に加えられる。該テスト・パター
ンは、代表的にはデータ処理装置に於いて期待されるス
イッチング性能で動作するＢＩチップ１０を機能的試験
する為のものである。山１装置の為のテスト・パターン
発生は、１．Ｂ．ＭＴｈｏｍａｓ Ｊ ＷａＧｏｎ研究
所で１９７０年１０月９日発行されたＲｅｓｅａｒｃｈ
ＲｅｐｏｒｔＲＣ３１１７に於けるＷ．Ｇ．敗ｕｒｉ
ｃｊｕｓ等の論文‘‘山ｇｏｒｉｔｈｍ ｆｏｒＤｅに
Ｃｔｉｏｎ ｏｆ Ｆａｌｓｅ ａｎｄＬｏｇｉｃＣｉ
ｒｃｕｉｔｓ”に説明されている。故障に関する試験の
計算アルゴリズム（ａｌｇｏｒｉｔｈｍ ｆｏｒｃｏｍ
ｐｕねｔｉｏｎ ｏｆ ｔｅｓｔ ｆｏｒ ｆａｉｌｕ
ｒｅｓ）は、ｍＭＪｏｍＭＩ Ｒｅｓｅａｒｃｈａｎｄ
Ｄｅｖｅｌｏｐｍｅｎｔｌ９６６年７月に於けるＪ．
Ｐａ山 Ｒｏ仇の論文“Ｄｉａｇｎｏｓｉｓ ｏｆＡｕ
ｔｏｍａｔａ Ｆａｉｌ川ｅＳ ： Ａ ＣａＩＣ
ｕｌ聡 ＡｎｄＭｅｔｈｏｄ”に説明されている。これ
らの論文は、試験発生及び試験評価（ｔｅｓｔ鱒ｎｅｒ
ａｔｉｏ低ａｎｄ企ｓｔｅｖａｌｕａｔｉｏｎｓ）の為
の問題アルゴリズムの展開方法を述べている。該試験発
生及び試験評価は、自動的試験発生装置（ａｕのｍａｔ
ｉｃ ｔｅｓｔ鉾ｎｅｒａｔｉｏｎｓ＄ｔｅｍ）に必要
な予想された故障データの発生を含む。本発明の応用例
は、被試験装置に与えられる為のテスト・パターンの発
生に留まらず、むしろ該テスト・パターンが加えられた
場合の装置を試験する装置及び方法を示している事がわ
かる。出力線１２に於いて、異なるオーダで生じるスイ
ッチング・プロセスについて多数の可能性がある。
８号に述べられた論理チップ、米国特許第３５０８２０
９号に述べられたメモリチップ若しくは論理及びメモリ
の両方を有すマクロ装置であって良い。テスト・パター
ンが複数の入力線１１に加えられる。該テスト・パター
ンは、代表的にはデータ処理装置に於いて期待されるス
イッチング性能で動作するＢＩチップ１０を機能的試験
する為のものである。山１装置の為のテスト・パターン
発生は、１．Ｂ．ＭＴｈｏｍａｓ Ｊ ＷａＧｏｎ研究
所で１９７０年１０月９日発行されたＲｅｓｅａｒｃｈ
ＲｅｐｏｒｔＲＣ３１１７に於けるＷ．Ｇ．敗ｕｒｉ
ｃｊｕｓ等の論文‘‘山ｇｏｒｉｔｈｍ ｆｏｒＤｅに
Ｃｔｉｏｎ ｏｆ Ｆａｌｓｅ ａｎｄＬｏｇｉｃＣｉ
ｒｃｕｉｔｓ”に説明されている。故障に関する試験の
計算アルゴリズム（ａｌｇｏｒｉｔｈｍ ｆｏｒｃｏｍ
ｐｕねｔｉｏｎ ｏｆ ｔｅｓｔ ｆｏｒ ｆａｉｌｕ
ｒｅｓ）は、ｍＭＪｏｍＭＩ Ｒｅｓｅａｒｃｈａｎｄ
Ｄｅｖｅｌｏｐｍｅｎｔｌ９６６年７月に於けるＪ．
Ｐａ山 Ｒｏ仇の論文“Ｄｉａｇｎｏｓｉｓ ｏｆＡｕ
ｔｏｍａｔａ Ｆａｉｌ川ｅＳ ： Ａ ＣａＩＣ
ｕｌ聡 ＡｎｄＭｅｔｈｏｄ”に説明されている。これ
らの論文は、試験発生及び試験評価（ｔｅｓｔ鱒ｎｅｒ
ａｔｉｏ低ａｎｄ企ｓｔｅｖａｌｕａｔｉｏｎｓ）の為
の問題アルゴリズムの展開方法を述べている。該試験発
生及び試験評価は、自動的試験発生装置（ａｕのｍａｔ
ｉｃ ｔｅｓｔ鉾ｎｅｒａｔｉｏｎｓ＄ｔｅｍ）に必要
な予想された故障データの発生を含む。本発明の応用例
は、被試験装置に与えられる為のテスト・パターンの発
生に留まらず、むしろ該テスト・パターンが加えられた
場合の装置を試験する装置及び方法を示している事がわ
かる。出力線１２に於いて、異なるオーダで生じるスイ
ッチング・プロセスについて多数の可能性がある。
ｎ本の出力線に関して、この可能性は｛１｝式により与
えられる。Ｐ＝ｎ本の出力線に於けるスイッチングのフ
。ロセスの可能性。ｑ＝帰納式【１１‘こ関する計数変
数。
えられる。Ｐ＝ｎ本の出力線に於けるスイッチングのフ
。ロセスの可能性。ｑ＝帰納式【１１‘こ関する計数変
数。
ｎ＝スイッチングが認められる出力線の本数。
ｎ！＝ｎの階乗＝１・２・３・４．．・．・１・ｎＰは
２本以上の線が同時にスイッチした場合のスイッチング
を含む。
２本以上の線が同時にスイッチした場合のスイッチング
を含む。
２本の線が同時にスイッチする場合の数は、下の表に示
される様に線に本数の増加に応じて急激に増大する。
される様に線に本数の増加に応じて急激に増大する。
複数の出力線の相対的なスイッチング時間は、特にデー
タ処理装置の速度が増大するにつれて、所望のデータ処
理機能を達成する上で重要となる。
タ処理装置の速度が増大するにつれて、所望のデータ処
理機能を達成する上で重要となる。
或る回路素子に起因してスイッチングの順序に誤りが生
じると、所望のデータ処理機能が得られなくなる。従っ
て本発明は各出力線の相対的なスイッチ時間を測定する
。第２図は、第１図に示された型のスイッチング速度が
１０×１０‐９秒乃至２０×１０‐９秒のオーダのＬＳ
Ｉチップからの相対的なスイッチング順序（ｒｅｌａｔ
ｉｖｅｓｗｉｔｃｈｊｎｇｏｒｄｅｒ）を測定する試験
装置を示している。
じると、所望のデータ処理機能が得られなくなる。従っ
て本発明は各出力線の相対的なスイッチ時間を測定する
。第２図は、第１図に示された型のスイッチング速度が
１０×１０‐９秒乃至２０×１０‐９秒のオーダのＬＳ
Ｉチップからの相対的なスイッチング順序（ｒｅｌａｔ
ｉｖｅｓｗｉｔｃｈｊｎｇｏｒｄｅｒ）を測定する試験
装置を示している。
チップは１本乃至ｎ本の出力線１２を有している。該出
力線１２は線計数器論理装置１４に夫々接続されている
。該線計数器論理装置１４がディスプレイ装置１６に入
力を与える。線計数器論理装置１４は、第３図、４図及
び第５図に関連して更に詳細に説明される。上記ディス
プレイ装置１６は、ＬＳＩチップ１０からの出力線１０
の夫々に関する通常のデジタル表示装置若しくは電圧計
である。代替的には出力線２川ま、例えば前記の“Ｄｉ
鉾ｓｔ ｏｆ ＰａｐｅＲ １９７４年Ｓｅｍｉｃｏｎ
ｄｕｃのｒ ＴｅｓｔＳｙｍｐｏｓｉｕｍ”７頁乃至３
２頁に述べられた高速遅延掃引オシロスコープ（ｈｉｇ
ｈｓｐｅｅｄｄｅｌａｙｅｄｓｗｅｅｐｏｓｃｊｌｌｏ
Ｓｃｏｐｅ）の様な単一のディスプレイ装置に接続され
て良い。線計数器論理装置１４は、本明細書以下に更に
詳細に説明されている様にセット・アップ、カウント開
始、リセット、停止信号及びカウンタ・パルスに応じた
動作をする。第３図に於いて、出力線１ ２はＡＮＤ回
路２０及び入力が一致したことを表わす回路例えば排他
的論理回路２４に接続される。
力線１２は線計数器論理装置１４に夫々接続されている
。該線計数器論理装置１４がディスプレイ装置１６に入
力を与える。線計数器論理装置１４は、第３図、４図及
び第５図に関連して更に詳細に説明される。上記ディス
プレイ装置１６は、ＬＳＩチップ１０からの出力線１０
の夫々に関する通常のデジタル表示装置若しくは電圧計
である。代替的には出力線２川ま、例えば前記の“Ｄｉ
鉾ｓｔ ｏｆ ＰａｐｅＲ １９７４年Ｓｅｍｉｃｏｎ
ｄｕｃのｒ ＴｅｓｔＳｙｍｐｏｓｉｕｍ”７頁乃至３
２頁に述べられた高速遅延掃引オシロスコープ（ｈｉｇ
ｈｓｐｅｅｄｄｅｌａｙｅｄｓｗｅｅｐｏｓｃｊｌｌｏ
Ｓｃｏｐｅ）の様な単一のディスプレイ装置に接続され
て良い。線計数器論理装置１４は、本明細書以下に更に
詳細に説明されている様にセット・アップ、カウント開
始、リセット、停止信号及びカウンタ・パルスに応じた
動作をする。第３図に於いて、出力線１ ２はＡＮＤ回
路２０及び入力が一致したことを表わす回路例えば排他
的論理回路２４に接続される。
これらの回路は周知であって、Ｊ．Ｍｍｍａｎ及び日．
Ｔａ血による“Ｐのｓｅ ａｎｄ ＤｉｇｉねＩ Ａ化
ｕｉｔｓ．” Ｍｃ ＧｒａＷ Ｈｉｌｌ＆ｏｋＣｏ・
Ｉｎｃｌ９５８王版 第１幻章‘こ説明されている。該
ＡＮＤ回路２０は、セット・アップ信号に応答し標準的
なラツチ２２にセット入力を与える。該ラツチ２２には
、リセット信号もあたえられ、そして該ラッチ２２は、
上記排他的論理回路２４に第２の入力を与える。該ラツ
チは上述のＪＭｉｌｌｍａｎ及び日．Ｔａｕｂによる著
書中に説明されている様な標準的なフリップーフロップ
である。ＡＮＤ回路２６が該排他的論理回路２４、及び
ラツチ２８、及びカウンタ・パルスによって付勢される
。ラッチ２８は、カウント開始、及びリセット即ち停止
信号に応答する。計数器３０は、上記ＡＮＤ回路２６、
及びリセット即ち停止信号に応じた動作をする。該計数
器３０はＣ．Ｆ．Ｃｏｏｍ広によ る ‘‘ Ｂａ
ｓｉｃ Ｅｌｅｃｔｒｏｎｉｃ Ｉｎｓｔｒｕｍｅ
ｎｔＨａｎｄｂｏｏｋ” ＭｃＧｒａｗＨｉｌｌ ｌ９
７２年３３．７・頁に説明されていて、１カウントにつ
き１０‐９秒のオーダの速度でカウントする様になって
いる。第５Ａ図に於いて、カウンタ・パルスがＡＮＤ回
路２６のゲートに対する入力として与えられる。
Ｔａ血による“Ｐのｓｅ ａｎｄ ＤｉｇｉねＩ Ａ化
ｕｉｔｓ．” Ｍｃ ＧｒａＷ Ｈｉｌｌ＆ｏｋＣｏ・
Ｉｎｃｌ９５８王版 第１幻章‘こ説明されている。該
ＡＮＤ回路２０は、セット・アップ信号に応答し標準的
なラツチ２２にセット入力を与える。該ラツチ２２には
、リセット信号もあたえられ、そして該ラッチ２２は、
上記排他的論理回路２４に第２の入力を与える。該ラツ
チは上述のＪＭｉｌｌｍａｎ及び日．Ｔａｕｂによる著
書中に説明されている様な標準的なフリップーフロップ
である。ＡＮＤ回路２６が該排他的論理回路２４、及び
ラツチ２８、及びカウンタ・パルスによって付勢される
。ラッチ２８は、カウント開始、及びリセット即ち停止
信号に応答する。計数器３０は、上記ＡＮＤ回路２６、
及びリセット即ち停止信号に応じた動作をする。該計数
器３０はＣ．Ｆ．Ｃｏｏｍ広によ る ‘‘ Ｂａ
ｓｉｃ Ｅｌｅｃｔｒｏｎｉｃ Ｉｎｓｔｒｕｍｅ
ｎｔＨａｎｄｂｏｏｋ” ＭｃＧｒａｗＨｉｌｌ ｌ９
７２年３３．７・頁に説明されていて、１カウントにつ
き１０‐９秒のオーダの速度でカウントする様になって
いる。第５Ａ図に於いて、カウンタ・パルスがＡＮＤ回
路２６のゲートに対する入力として与えられる。
しかしながら、上記計数器３０はＡＮＤ回路２６が排他
的論理回路２４及びラツチ２８からの信号変化に応答す
るまで付勢されない。排他的論理和回路２４は、被試験
中のＬＳＩチップの回路からの出力線１２の出力信号及
びラツチ２２の出力信号に応答する。第５図の５Ａで示
されている様な、ＡＮＤ回路２０‘と対するセット・ア
ップ信号と５Ｄに示された、出力線１２上の信号がラッ
チ２２を付勢し、排他的論理和回路２４に５Ｆ‘こ示さ
れた様な入力を与える。排他的論理和回路２４は、ＡＮ
Ｄ回路２６に５日で示された様な入力を与える。わずか
な時間の後に、的に示された様な開始カウント信号がう
ツチ２８に与えられる。該ラッチ２８は５１に示される
様にＡＮＤ回路２６に上昇レベルを与える。この上昇レ
ベルによりＡＮＤ回路２６が付勢され、５Ｊに示されて
いる様に計数器３０のカウントが開始される。出力線１
２の出力信号が５Ｄに示される様に降下すると、排他的
論理和回路２４は５印こ示されている様にその付勢状態
を解かれ、そして５Ｊに示されている様に計数器３０に
対するカウンタ・パルスが停止する。計数器に記録され
た数値は、特定の出力線に対するものとしてディスプレ
イ装置に表われる。夫々のディスプレイ装置に現われた
数字は、特定の出力線に関するスイッチング速度を示す
。出力線に関する相対的なスイッチング速度は、ディス
プレイ装置の夫々の数値を観測する事により測定される
。代替的には、高速遅延橋引オシロスコープを用いると
、これら比較中の総ての出力端子の実時間比較が実現さ
れ得る。比較が終了した時点で、即ち連続的なテスト・
パターンに対する出力線の相対的なスイッチング時間を
測定する為にディスプレイ装置が解読された後、５Ｇに
示されたりセット信号が与えられらる。
的論理回路２４及びラツチ２８からの信号変化に応答す
るまで付勢されない。排他的論理和回路２４は、被試験
中のＬＳＩチップの回路からの出力線１２の出力信号及
びラツチ２２の出力信号に応答する。第５図の５Ａで示
されている様な、ＡＮＤ回路２０‘と対するセット・ア
ップ信号と５Ｄに示された、出力線１２上の信号がラッ
チ２２を付勢し、排他的論理和回路２４に５Ｆ‘こ示さ
れた様な入力を与える。排他的論理和回路２４は、ＡＮ
Ｄ回路２６に５日で示された様な入力を与える。わずか
な時間の後に、的に示された様な開始カウント信号がう
ツチ２８に与えられる。該ラッチ２８は５１に示される
様にＡＮＤ回路２６に上昇レベルを与える。この上昇レ
ベルによりＡＮＤ回路２６が付勢され、５Ｊに示されて
いる様に計数器３０のカウントが開始される。出力線１
２の出力信号が５Ｄに示される様に降下すると、排他的
論理和回路２４は５印こ示されている様にその付勢状態
を解かれ、そして５Ｊに示されている様に計数器３０に
対するカウンタ・パルスが停止する。計数器に記録され
た数値は、特定の出力線に対するものとしてディスプレ
イ装置に表われる。夫々のディスプレイ装置に現われた
数字は、特定の出力線に関するスイッチング速度を示す
。出力線に関する相対的なスイッチング速度は、ディス
プレイ装置の夫々の数値を観測する事により測定される
。代替的には、高速遅延橋引オシロスコープを用いると
、これら比較中の総ての出力端子の実時間比較が実現さ
れ得る。比較が終了した時点で、即ち連続的なテスト・
パターンに対する出力線の相対的なスイッチング時間を
測定する為にディスプレイ装置が解読された後、５Ｇに
示されたりセット信号が与えられらる。
５Ｆに示された様にリセット信号がラツチ２２を上昇状
態から下降状態に変化する。
態から下降状態に変化する。
又、該リセット信号は計数器３０を開始状態に戻す。又
、該リセット信号はラッチ２８の停止パルスとしても働
き、そしてその結果５１に示される様に、該ラッチ２８
の出力を上昇状態から下降状態に変化させる。この様な
状態で線計数器論理装置は、次のテスト・パターンに対
する準備が整う。５Ｂ及び５Ｅに示される様に、セット
ーアップ信号がＡＮＤ回路２０‘こ与えられる場合でも
、線１２上の２進数的に０の状態では該ＡＮＤ回路２０
からの出力を阻止する。
、該リセット信号はラッチ２８の停止パルスとしても働
き、そしてその結果５１に示される様に、該ラッチ２８
の出力を上昇状態から下降状態に変化させる。この様な
状態で線計数器論理装置は、次のテスト・パターンに対
する準備が整う。５Ｂ及び５Ｅに示される様に、セット
ーアップ信号がＡＮＤ回路２０‘こ与えられる場合でも
、線１２上の２進数的に０の状態では該ＡＮＤ回路２０
からの出力を阻止する。
５Ｆに示される様にラッチ２２は下降状態を保つが、排
他的論理和回路２４は、５Ｄ及び５Ｆに示されている様
に該排他的論理和回路２４に対する２つの入力がもとに
下降状態にあるので、ＡＮＤ回路２６に上昇信号を与え
る。
他的論理和回路２４は、５Ｄ及び５Ｆに示されている様
に該排他的論理和回路２４に対する２つの入力がもとに
下降状態にあるので、ＡＮＤ回路２６に上昇信号を与え
る。
５Ｃに示される様な開始カゥンタ・パルスがラッチ２８
に与えられ、その結果５Ｊに示された様にＡＮＤ回路２
６を上昇レベルにする。
に与えられ、その結果５Ｊに示された様にＡＮＤ回路２
６を上昇レベルにする。
５Ｄに示された様に、出力線１２が２進数的に０から１
にスイッチするまで、５Ｊに示される様なカウンタ用パ
ルスがＡＮＤ回路２６により計数器３０‘こ供給される
。
にスイッチするまで、５Ｊに示される様なカウンタ用パ
ルスがＡＮＤ回路２６により計数器３０‘こ供給される
。
リセット・パルス（図示せよ）がラツチ２８に加えられ
る。ディスプレイ装置により表示された数値が解読され
た後、この線計数器論理装置１４は、次のテスト・パタ
ーンの為の準備を完了し、そして出力線のスイッチング
時間を読み取る為にセットーアップ、開始カウント信号
が加えられる。第４図は、第３図の計数器３０１こ代わ
り抵抗４０及びコンデンサ４２により構成された積分回
路を設けた点を除き、第２図と同様な線計数器論理装置
を示している。
る。ディスプレイ装置により表示された数値が解読され
た後、この線計数器論理装置１４は、次のテスト・パタ
ーンの為の準備を完了し、そして出力線のスイッチング
時間を読み取る為にセットーアップ、開始カウント信号
が加えられる。第４図は、第３図の計数器３０１こ代わ
り抵抗４０及びコンデンサ４２により構成された積分回
路を設けた点を除き、第２図と同様な線計数器論理装置
を示している。
夫々のカウンタ・パルスによりコンデンサ４２内で電荷
が蓄積される。該電荷はデジタル電圧計（図示せず）で
認識され得る或る値の電圧を生じる。シングル・ショッ
ト４４及びＡＮＤゲート４６がコンデンサ４２を放電す
る様にされている。シングル・ショット４４は、ラッチ
２２及び２８がリセットされる場合のりセツト信号に応
答する。
が蓄積される。該電荷はデジタル電圧計（図示せず）で
認識され得る或る値の電圧を生じる。シングル・ショッ
ト４４及びＡＮＤゲート４６がコンデンサ４２を放電す
る様にされている。シングル・ショット４４は、ラッチ
２２及び２８がリセットされる場合のりセツト信号に応
答する。
第１図は被試験ＬＳＩチップの図、第２図は複数個の線
計数器論理装置を含む本発明の試験装置の図、第３図は
第２図の試験装置に於いて含まれた線計数器論理装置の
論理的表示、第４図は第２図の試験装置に含まれる他の
型式の線計数器論理装置の論理的実施例、第５図は第２
図の試験装置に加えられる入力パルスの時間的な図であ
る。 １０・・・被試験は１チップ、１４・・・線計数器論理
装置、１６・・・ディスプレイ装置、１２・・・出力線
。 ＦＩＧ．ｌＦＩＧ．２ ＦＩＧ．３ ＦＩＧ．４ ＦＩＧ．５
計数器論理装置を含む本発明の試験装置の図、第３図は
第２図の試験装置に於いて含まれた線計数器論理装置の
論理的表示、第４図は第２図の試験装置に含まれる他の
型式の線計数器論理装置の論理的実施例、第５図は第２
図の試験装置に加えられる入力パルスの時間的な図であ
る。 １０・・・被試験は１チップ、１４・・・線計数器論理
装置、１６・・・ディスプレイ装置、１２・・・出力線
。 ＦＩＧ．ｌＦＩＧ．２ ＦＩＧ．３ ＦＩＧ．４ ＦＩＧ．５
Claims (1)
- １ 被試験ＬＳＩ回路の複数個の出力線に、起動後に該
出力線の信号スイツチに応答してカウント動作を停止す
る複数個のカウンタ論理回路を夫々接続し、上記被試験
ＬＳＩ回路の入力にテスト・パターンを印加すると共に
上記の各カウンタ論理回路を起動し、上記の各出力線の
信号のスイツチに応答して上記各カウンタ論理回路が保
持している各計数値を相対的に比較することを特徴とす
るＬＳＩ回路の交流性能の試験方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/572,806 US4058767A (en) | 1975-04-29 | 1975-04-29 | Apparatus and process for testing AC performance of LSI components |
| US572806 | 1975-04-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51132945A JPS51132945A (en) | 1976-11-18 |
| JPS6029906B2 true JPS6029906B2 (ja) | 1985-07-13 |
Family
ID=24289429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51030924A Expired JPS6029906B2 (ja) | 1975-04-29 | 1976-03-23 | Ｌｓｉ回路の交流性能の試験方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4058767A (ja) |
| JP (1) | JPS6029906B2 (ja) |
| DE (1) | DE2615787A1 (ja) |
| FR (1) | FR2309879A1 (ja) |
| GB (1) | GB1515245A (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4161029A (en) * | 1977-09-19 | 1979-07-10 | Frye George J | Automatic transient response analyzer system |
| GB1599069A (en) * | 1978-05-31 | 1981-09-30 | Ferranti Ltd | Testing of circuit arrangements |
| DE2833608C2 (de) * | 1978-07-31 | 1986-07-10 | Siemens AG, 1000 Berlin und 8000 München | Vorrichtung zum Bestimmen der Signallaufzeit in integrierten digitalen Halbleiterschaltungen |
| US4225957A (en) * | 1978-10-16 | 1980-09-30 | International Business Machines Corporation | Testing macros embedded in LSI chips |
| US4562554A (en) * | 1983-06-09 | 1985-12-31 | The United States Of America As Represented By The Secretary Of The Navy | Universal microcomputer for individual sensors |
| US4564943A (en) * | 1983-07-05 | 1986-01-14 | International Business Machines | System path stressing |
| US4527907A (en) * | 1983-09-06 | 1985-07-09 | Fairchild Camera And Instrument Corporation | Method and apparatus for measuring the settling time of an analog signal |
| GB2200465B (en) * | 1987-01-16 | 1991-10-02 | Teradyne Inc | Automatic test equipment |
| JPH01163840A (ja) * | 1987-12-21 | 1989-06-28 | Nec Corp | 遅延時間チエック方式 |
| US4878209A (en) * | 1988-03-17 | 1989-10-31 | International Business Machines Corporation | Macro performance test |
| JPH06249919A (ja) * | 1993-03-01 | 1994-09-09 | Fujitsu Ltd | 半導体集積回路装置の端子間接続試験方法 |
| US5796751A (en) * | 1996-07-22 | 1998-08-18 | International Business Machines Corporation | Technique for sorting high frequency integrated circuits |
| DE10127656B4 (de) * | 2001-06-07 | 2008-09-18 | Qimonda Ag | Vorrichtung und Verfahren zur Untersuchung des Signalverhaltens von Halbleiterschaltungen |
| CN109308427A (zh) * | 2018-08-08 | 2019-02-05 | 上海华虹集成电路有限责任公司 | 一种扩展测试通道的方法和电路 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3673397A (en) * | 1970-10-02 | 1972-06-27 | Singer Co | Circuit tester |
| DE2121330C3 (de) * | 1971-04-30 | 1974-10-17 | Ludwig 6369 Dortelweil Illian | Verfahren und Schaltungsanordnung zum Prüfen digital arbeitender elektronischer Geräte und ihrer Bauteile |
| US3740646A (en) * | 1971-08-02 | 1973-06-19 | Ibm | Testing of non-linear circuits by accumulated result comparison |
| US3751695A (en) * | 1972-03-24 | 1973-08-07 | Amf Inc | One-way directional control means for synchronous a.c. motors |
| US3887869A (en) * | 1972-07-25 | 1975-06-03 | Tau Tron Inc | Method and apparatus for high speed digital circuit testing |
| US3784907A (en) * | 1972-10-16 | 1974-01-08 | Ibm | Method of propagation delay testing a functional logic system |
| US3783254A (en) * | 1972-10-16 | 1974-01-01 | Ibm | Level sensitive logic system |
| US3832535A (en) * | 1972-10-25 | 1974-08-27 | Instrumentation Engineering | Digital word generating and receiving apparatus |
| US3916306A (en) | 1973-09-06 | 1975-10-28 | Ibm | Method and apparatus for testing high circuit density devices |
| US3883801A (en) * | 1973-11-07 | 1975-05-13 | Bell Telephone Labor Inc | Fault testing of logic circuits |
-
1975
- 1975-04-29 US US05/572,806 patent/US4058767A/en not_active Expired - Lifetime
-
1976
- 1976-03-12 FR FR7608558A patent/FR2309879A1/fr active Granted
- 1976-03-23 JP JP51030924A patent/JPS6029906B2/ja not_active Expired
- 1976-03-24 GB GB11811/76A patent/GB1515245A/en not_active Expired
- 1976-04-10 DE DE19762615787 patent/DE2615787A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51132945A (en) | 1976-11-18 |
| DE2615787A1 (de) | 1976-11-11 |
| DE2615787C2 (ja) | 1987-04-30 |
| FR2309879A1 (fr) | 1976-11-26 |
| GB1515245A (en) | 1978-06-21 |
| FR2309879B1 (ja) | 1979-04-20 |
| US4058767A (en) | 1977-11-15 |
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