JPH03132110A - タイマ故障検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 複数のカウンタをカスケード接続して構成したタイマの
故障検出回路に関し、 複数のカウンタのカスケード接続をインヒビットし、カ
ウンタ単体で試験することにより、短時間で試験を行う
ことができるタイマ故障検出回路を提供することを目的
とし、 複数のカウンタをリセットする信号を発生するリセット
信号発生手段と、複数のカウンタのカスケード接続をイ
ンヒビットし、複数のカウンタを、独立して自走さセる
カウンタ強制自走手段と、複数のカウンタのキャリィ出
力を計数するカウンタキャリィ計数手段とを備え構成す
る。

〔産業上の利用分野〕

本発明は、複数のカウンタをカスケード接続して構成し
たタイマの故障検出回路に関する。

例えば、通信装置間を接続する伝送路の品質を試験する
とき、一定の時間内に発生するビットエラーの個数を計
数して、エラーレイトを求めているが、エラーレイトが
低い場合には測定時間を長く設定する必要があり、この
ようなときには、１６進のカウンタを最大１０数個カス
ケードに接続してタイマを構成することがある。

このような、タイマの故障を確実に検出する回路が要求
されている。

〔従来の技術〕

第４図は従来例を説明する図である。

第４図に示す従来例は、複数のカウンタ１１〜１８より
なるタイマ１０と、 試験器５０より構成した例である。

例えば、複数のカウンタ１１〜１８は、それぞれ４個の
フリップフロップ回路（以下ＦＦ回路と称する）より構
成される１６進のカウンタであり、タイマ１０は１６進
のカウンタを８個カスケードに接続して構成している。

ここで、初段のカウンタ１１の入力端子よりクロック信
号を入力し、４個ＯＦＦ回路がすべて、「１」になった
ときに発生するキャリィアウドにより、次段のカウンタ
１２を駆動し、続いて、各カウンタのキャリィアウドで
次段のカウンタをそれぞれ駆動するように構成する。

このように、構成されたタイマ１０では、入力端子にク
ロック信号を入力して、最終段のカウンタ１８にキャリ
ィアウドが出力されるまでには、１６”個のクロック信
号が必要となり、タイマの故障検出に長い時間が必要と
なる。

また、試験器側にも、それだけのパターンをカウントす
る機能が必要となり、試験器のメモリ容量が不足で故障
検出ができない場合もある。

〔発明が解決しようとする課題〕

上述の従来例では、試験器のパターン数の制限条件を超
えるので、試験ができない。或いは、試験ができても、
長い時間を必要とするため装置の中の他の回路の試験を
行う時間が不足となることがある。

本発明は、複数のカウンタのカスケード接続をインヒビ
ットし、カウンタ単体で試験することにより、短時間で
試験を行うことができるタイマ故障検出回路を提供する
ことを目的とする。

〔課題を解決するための手段〕

第１図は本発明の詳細な説明するブロック図を示す。

第１図に示す本発明の原理ブロック図中の１０は、複数
のカウンタ１１〜１ｎをカスケード接続した被試験体の
タイマであり、 ２０は、複数のカウンタ１１〜１ｎをリセットする信号
を発生するリセット信号発生手段であり、３０は、複数
のカウンタ１１〜１ｎのカスケード接続をインヒビット
し、複数のカウンタｌｌ〜１ｎを、独立して自走させる
カウンタ強制自走手段であり、 ４０は、複数のカウンタ１１〜１ｎのキャリィ出力を計
数するカウンタキャリィ計数手段であり、かかる手段を
具備することにより本課題を解決するための手段とする
。

〔作　用〕

複数のカウンタ１１〜１ｎをカスケード接続した被試験
体のタイマｌＯのカスケード接続を、カウンタ強制自走
手段３０でインヒビットし、自走できる状態とする。

この状態でリセット信号発生手段２０により、リセット
信号を発生させ、このリセット信号により複数のカウン
タ１１〜１ｎをリセットした後、クロック信号を複数の
カウンタ１１〜１ｎに並列に入力し自走させる。

複数のカウンタ１１＝１ｎが同じ種類のカウンタである
ので、同じ時点で（例えば、１６進のカウンタであれば
、１６個のパルスを計数したとき）キャリィアウドを出
力するので、このキャリィアウドをカウンタキャリィ計
数手段４ｏで監視することにより、短いパターンでタイ
マの故障検出を行うことがことが可能となる。

〔実施例〕

以下本発明の要旨を第２図および第３図に示す実施例に
より具体的に説明する。

第２図は本発明の詳細な説明する図、第３図はリセット
パルスの発生のタイムチャートを説明する図をそれぞれ
示す。なお、全図を通じて同一符号は同一対象物を示す
。

第２図に示す本発明の実施例は、複数の１６進カウンタ
１１〜１ｎよりなるタイマ１０と、第１図で説明したリ
セット信号発生手段２０として、Ｄ−ＦＦ回路２１．２
２とインバータ（以下ＩＮＶと称する）２３と論理積回
路（以下ＡＮＤ回路と称する）２４、 カウンタ強制自走手段３０として、論理和回路（以下Ｏ
Ｒ回路と称する）３１〜３ｎ、カウンタキャリィ計数手
段４０として、排他的論理和回路（以下ＥＸ−ＯＲ回路
と称する）４１より構成した例である。

また、カウンタ１ｌ−１ｎのＥはイネーブル信号入力端
子、ＣＬはクリア信号入力端子、Ｃはキャリィアウド出
力端子、Ｄ−ＦＦ回路のＤは入力端子、Ｑは出力端子で
ある。

第３図は、リセットパルス発生のタイムチャートである
。

■　ＣＫはクロック信号である。

■　Ｔは故障検出信号である。

■　Ｔが次のＣＫでＦＦ回路２１に出力される■　２個
目のＧＫでＴがＦＦ回路２２に出力される ■　ＩＮＶ２３により■を反転した出力。

■　ＡＮＤ回路２４により■と■のＡＮＤをとったもの
で、この出力がリセットパルスとなる。

第２図における動作は、故障検出信号Ｔが入力されると
、ＯＲ回路３１〜３ｎの出力が「１」となり、複数のカ
ウンタ１ｌｘｌｎのイネーブル信号入力端子已に「１」
が入力され、それぞれ独立して自走可能状態となる。

この状態で、リセット信号発生手段２０で発生したカウ
ンタリセットパルスを複数のカウンタ１１〜１ｎのクリ
ヤ信号入力端子ＣＬに入力し、リセットを行う。

次いで、複数のカウンタ１１〜１ｎにクロック信号が入
力されると、カウンタはそれぞれ自走し１６個のパルス
が人力したときに、キャリィアウドが端子Ｃより出力さ
れる。

複数のカウンタ１１〜１ｎのキャリィアウドをＥＸ−Ｏ
Ｒ回路４１に入力し、その出力をとることにより、すべ
てのカランタガ正常に動作しているときには、「０」が
出力され、１個でも故障があるときには「１」が出力さ
れる。

通常状態では、故障検出信号Ｔは「０」であるので、Ｏ
Ｒ回路３１よりカウンタ歩進信号が入力され、カウンタ
１１のみがイネーブル状態となり、カウントを行う。こ
のときはカウンタ１２〜１ｎのイネーブル端子Ｅは「０
」のままであり、カウントは行わない。

カウンタ１１が１６カウントすると、キャリィアウドが
発生し、これをＯＲ回路３２をとおして、カウント１２
のイネーブル端子に入力し、イネーブルとし、カウント
を行う。

以下同様に、前段のカウンタが１６カウントして、発生
するキャリィアウドにより、カウンタをイネーブル状態
に設定し、カウントを行う。

以上のように構成することにより、ｎ個のカウンタをカ
スケードに接続したタイマの故障検出時間をＡとすると
、Ａ　Ｉ　／　ｎの時間で故障検出を行うことが可能と
なる。

〔発明の効果〕

以上のような本発明によれば、カスケード接続された複
数のカウンタより構成されるタイマの故障検出時間を、
カスケード接続をインヒビットし、独立に自走可能な状
態に回路を構成することにより、　ＡＩ／＋１に短縮す
ることが可能となる。

【図面の簡単な説明】

第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明する図、 第３図は本発明の実施例のリセットパルスの発生のタイ
ムチャートを説明する図、 第４図は従来例を説明する図、 をそれぞれ示す。 図において、 １０はタイマ、 １１〜１ｎはカウンタ、 ２０はリセット信号発生手段、 ２１．２２はＤ−ＦＦ回路、 ２３はＩＮＶ、 ２４はＡＮＤ回路、 ３０はカウンタ強制自走手段、 ３１〜３ｎはＯＲ回路、 ４０はカウンタキャリィ計数手段、 ４■はＥＸ−ＯＲ回路、 ５０は試験器、 をそれぞれ示す。 本発明の詳細な説明するブロック図 第１図 本発明の詳細な説明する図 第２図 リセットパルスの発生のタイムチャートを説明する図ｓ
３図

Claims (1)

1. 【特許請求の範囲】 複数のカウンタ（１１〜１ｎ）をカスケード接続したタ
   イマ（１０）の故障検出回路であって、前記複数のカウ
   ンタ（１１〜１ｎ）をリセットする信号を発生するリセ
   ット信号発生手段（２０）と、 前記複数のカウンタ（１１〜１ｎ）のカスケード接続を
   インヒビットし、前記複数のカウンタ（１１〜１ｎ）を
   、独立して自走させるカウンタ強制自走手段（３０）と
   、 前記複数のカウンタ（１１〜１ｎ）のキャリィ出力を計
   数するカウンタキャリィ計数手段（４０）とを備えたこ
   とを特徴とするタイマ故障検出回路。