SU1674132A1 - Устройство дл контрол логических блоков - Google Patents
Устройство дл контрол логических блоков Download PDFInfo
- Publication number
- SU1674132A1 SU1674132A1 SU884497647A SU4497647A SU1674132A1 SU 1674132 A1 SU1674132 A1 SU 1674132A1 SU 884497647 A SU884497647 A SU 884497647A SU 4497647 A SU4497647 A SU 4497647A SU 1674132 A1 SU1674132 A1 SU 1674132A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- block
- comparison
- trigger
- Prior art date
Links
Abstract
Изобретение относитс к области автоматического контрол средств вычислительной техники и может примен тьс в автоматизированных системах управлени и контрол . Целью изобретени вл етс повышение достоверности контрол . С этой целью в устройство, содержащее генератор тактовых импульсов, генератор тестов, эталонный логический блок, первый блок сравнени , выполненный в виде M элементов сравнени , первый коммутатор, первый триггер, первый элемент индикации и блок управлени , введены группа из M блоков разделительных элементов, элемент И, второй блок сравнени , выполненный в виде M элементов сравнени , два элемента ИЛИ, второй коммутатор, второй триггер и второй элемент индикации, а эталонный логический блок выполнен в виде N однотипных с контролируемым логических узлов. 1 з.п. ф-лы, 2 ил.
Description
Изобретение относитс к автоматическому контролю средств вычислительной техники и может примен тьс в автоматизированных системах управлени и контрол .
Цель изобретени - повышение достоверности контрол за счет осуществлени выбора эталона на том же самом испытательном стенде, на котором впоследствии производитс разбраковка очередных объектов контрол , а также подтверждение в каждом такте разбраковки исправности эталона .
На фиг.1 представлена структурна схема устройства; на фиг.2 - пример реализации блока управлени .
Устройство содержит (фиг.1) генератор 1 тактовых импульсов, элемент И 2, генератор 3 тестов, m блоков 4.1 ...4.т разделительных элементов, контролируемый логический
блок 5, N однотипных логических узлов 6.1...6.N. образующих эталонный логический блок 6, первый блок 7 сравнени , второй блок 8 сравнени , элементы 9.1 и 9.2 И Л И, коммутаторы 10.1 и 10.2, триггеры 11.1 и 11.2.элементы 12.1 и 12.2 индикации,блок 13 управлени . Блоки 7 и 8 содержат m элементов 7.1,..7.т и 8.1...8.т сравнени .
На фиг.2 представлена схема блока управлени . Блок управлени содержит переключатель 14 пуска, формирователь 15 импульса, элемент 16 задержки, регистр 17 кода, счетчик 18, триггер 19.
Выход генератора 1 соединен с одним из входов элемента 2, первый и второй входы которого соединены с инверсными выходами триггеров 11.1 и 11.2 соответственно, а выход элемента 2 соединен с входом синхронизации генератора 3. Выход индикации конца цикла генератора 3 соединен с соотО
g
со ю
ветствующим входом блока 13 управлени , а информационные выходы генератора 3 соединены с соответствующими входами m блоков 4.1..А.т, управл ющие входы которых соединены с третьим выходом блока 13 управлени , а вход сброса генератора 3 соединен с вторым выходом блока 13 управлени и входами сброса триггеров 11.1 и 11.2. Первые выходы блоков 4.1. . 4.т соединены с соответствующими входами-выходами контролируемого логического блока 5, а остальные m выходов блоков 4.1..Am соединены с соответствующими входами элементов 8 1 ...8.т блока 8 сравнени и с соответствующими входами-выходами узлов 6.1...6.N, образующих эталонный блок 6. При этом входы-выходы узла 6.N соединены также со вторыми входами соответствуюиих элементов 7.1...7.ГТ1 блока 7 сравнени , выходы которых соединены с соответствующими входами элемента 9.1, а выходы m элементов 8.1 ...8.m блока 8 сравнени соединены с соответствующими входами элемента 9.2. Выход элемента 9.1 соединен с информационным входом коммутатора 10.1, а выход элемента 9.2 соединен с информационным йходом коммутатора 10.2, причем управл ющие входы коммутаторов сседиьспы с первым выходом блока 13. Выходы коммутаторов 10.1 и 10.2 соединены с вующими информационными входами триггеров 11.1 и 11.2, пр мые выходы которых соединены с входами соответствующих элементов 12.1 и 12.2 иидикаии,
В блоке 13 управлени пхсд формировател 15 импульса соединен с одним из контактов переключател 14 пуско, второй контакт которого подключена тине нулесо го потенциапо, ч пр мой выход формировател 15 импульсов соединен с входом элемента 16 задержки и входами сброса счетчика 18 и триггера 19 блока и ьл етс вторым выходом блока. Инверсный выход формировател 15 импульса вл етс т реть- им выходом блока. Выход элемента 16 задержки соединен с входом синхронизации счетчика 18, информационный сход которого соединен с соответствующим et ;ходом регистра 17 кода, а вход вычитани ютчика 18 вл етс входом блока. Выход переполнени счетчика 18 соединен с установочным входом триггера 19 блока, инверсный выход копрою вл етс первым выходом блока.
Устройство работает следующим образом .
При нажатии переключател 14 пуска формирователь 15 вырабатывает импульс сброса, устанавливающий счетчик 18, триггер 19 блока управлени , 1енератог Зтестоз и триггеры 11 в исходное состо ние, rooiветствующее отсутствию свечени элементов 12 индикации. На инверсных выходах триггеров 11 и соответственно на первом и втором входах элемента 2 устанавливаетс
высокий потенциал, что разрешает прохождение тактовых импульсов с выхода генератора 1 на оходсинхронизации генератора 3, на информационных выходах которого по вл ютс m-разр дные наборы стимулиру0 ющих воздействий, которые поступают на информационные входы m блоков 4.1,..4.m.
После окончани импульса сброса на инверсном выходе формировател 15 по в5 л етс низкий потенциал, поступающий на входы разрешени блоков 4.1. .4,т, которые начинают передавать выходные наборы, формируемые генератором 3 на входы кон- т ролируемого блок 5 и на входы N однотип0 ных 6 1.. 6.N узлов, образующих эталонный олок. Элементы 7,1...7.т блока 7 сравнени сравнивают сиги шы на выходах блока 5 и узла 6.N и в случае несовпадени реакций рыдают сигнал через элемент 9.1 и коммута5 гор 10.1 на триггер 11.1, на пр мом выходе которого устанавливаетс высокий потенциал , сое , влствующий свечению индикатора Р. 1, т н инверсном выходе триггера 11.1 устанавливаетс низкий потенциал, ко0 торий подаетс на первый вход эпемента 2, запреща поступление импульсов с выхода генератора 1 на вход генератора 3.
Элементы 8.1,..8.т блока 8 сравнени сравнивают сигналы на выходах узлов
5 6.1...8.N, образующих эталонный блок, и в случае несовпадени реакций выдают сигнал через элемент 9 2 и коммутатор 10.2 на триггер 11 2, на пр мом выходе которого устанавливаете; высокий потенциал, соот0 оетстоующий свечсчнию индикатора 12.2, а на инверсном выходе триггера 11.2 устанавливаетс низкий потенциал, который подаетс на второй вход элемента 2, запреща поступление импульсов с выхода генератое р 1 на оход генератора 3.
Блок 13 управлени работает следующим образом, Импульс сброса с пр мого выход:, формировател 15 импульса, через элемент 16 задержки, поступает на вход
0 синхоснизации счетчика 18, обеспечива запис в счетчик кода числа циклов, заданно регистром 17 кода. На вычитающий вход счетчика 18 поступают с генератора 3 импульг.ы индикации конца цикла. При сов5 падении числа вычитающих импульсов с к.0- дом числа циклов, на выходе переполнени счетчика 18 по вл етс импульс, который устанавливает на пр мом выходе триггера 19 блока высокий потенциал. При Этом на инверсном выходе ;риггору 19устанапливаетс низкий потенциал, который запрещает прохождение импульсов через коммутатору 10,1 и 10.2.
В качестве контролируемого логического блока, а также узлов эталонного блока Е устройстве могут быть использованы интегральные микросхемы, в т.ч. и микропроцессоры , а также цифровые логические блоки, принцип формировани эталонного блока, а также проверки состо ний лонного блока и контролируемого логического блока не измен етс и соответствует описанному пыше принципу работы устройства.
Формула зобретени
1. Устройство дл контрол логических блоков, содержащее генератор тактовых импульсов, генератор тестоо, эталонный логический блок, первый блок сравнени , выполненный в виде m элементов сравнени , первый коммутатор, первый триггер, первый элемент индикации и блок управлени , причем управл ющий вход и выход первого коммутатора соединены соответственно с первым выходом блока управлени и уста- Новотным входом первого триггера, вход сброса которого подключен к второму выходу блока управлени , пр мой выход первого триггера соединен с входом первого элемента индикации, отличающеес тем, что, с целью повышени достоверности контрол , оно содержит группу из m блоков разделительных элементов, элемент И, второй блок сравнени , выполненный в виде m элементов сравнени , два элемента ИЛИ, второй коммутатор, второй триггер и второй элемент индикации, а эталонный логический блок выполнен в виде N однотипных логических узлов, при этом 1-й информационный выход генератора тестов (1 гп)под- ключей к информационному входу 1-го блока разделительных элементоэ управл ющий вход которого соединен с третьим выходом блока управлени , первый информационный выход 1-го блока раздетительных эле- ментов и первый вход 1-го элемента сравнени перзого блока сравнени объединены и образуют вход-выход устройства дл подключени к 1-му входу-выходу контролируемого логического блока, J-й разр д второго информационного выхода (1Ј j t. N)
Claims (2)
1-го блока разделительнмх элементов подключен к J-му входу -го элемента сравнени г орого блока сравнени и 1-му ходу-выхо- ду j-ro логического узла а.алойного логического блока, 1-й вход и выход первого элемента ИЛИ соединены соответственно с выходом 1-го элемента сравнени первого блока сравнение и информационным входом первого коммутатора, 1-й вход и выход скорого элемента ИЛИ подключены соот- веютвенно к выходу 1-го элемента сравнени второго Ъпока сравнени и информационному зходу второго коммутатора , управл ющий зход и выход которого соединены соответственно с первым выходом С-л ока управлени и установочным входом второго триггера, вход сброса и пр мей выход второго триггера подключены соответственно к второму выходу блока управлени и входу второго элемента индикации, первый, второй и третий входы и выход элемента И соединены соответственно с инвер- сными выходами перього ь второго триггеров, выходом генератора тактовых импульсов и входом синхронизации генератора тестов, выход конц цикла которого подключен к входу блока управлени , а агорой вход 1-го элемента сравнени первого блока сравнени соединен с 1-м входом-выходом N-го логического узла эталонно о ло гического блока.
2. Устройство по п. 1,отличающее, с гем, что блок управлени содержит переключатель пуска, формирователь импульса , элемент задержки, регистр кода, счетчик и триггер, инверсный выход которого вл етс первым выходом блока, первый и второй контакты переключател пускэ подключены соответственно к шине нулевого потенциала блока и входу формировател импульса, пр мой выход которого соединен с входом элемента задержки, входом сброса счетчика, входом сброса триггера и вл етс вторым выходом блока, инверсный выход формировател импульса вл етс третьим выходом блока, г информационный вход, счетный вход, вход синхронизации и выход переполнени счетчика подключены соответственно к выходу регистра кода, входу блока, выходу элемента задержки и установочному входу триггера.
Ш
I
s
Г
ILM .J
с Г SS
ч
S3
fc:
cxj Csj
I
ra
tn
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884497647A SU1674132A1 (ru) | 1988-10-24 | 1988-10-24 | Устройство дл контрол логических блоков |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884497647A SU1674132A1 (ru) | 1988-10-24 | 1988-10-24 | Устройство дл контрол логических блоков |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1674132A1 true SU1674132A1 (ru) | 1991-08-30 |
Family
ID=21405676
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884497647A SU1674132A1 (ru) | 1988-10-24 | 1988-10-24 | Устройство дл контрол логических блоков |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1674132A1 (ru) |
-
1988
- 1988-10-24 SU SU884497647A patent/SU1674132A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1363212, кл. G 06 F 11/00, 1987. Авторское свидетельство СССР Nfe 1277118. кл. G 06 F 11/26, 1986. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4298980A (en) | LSI Circuitry conforming to level sensitive scan design (LSSD) rules and method of testing same | |
US4216374A (en) | Hybrid signature test method and apparatus | |
EP0222392A3 (en) | Method for test generation | |
US4933575A (en) | Electric circuit interchangeable between sequential and combination circuits | |
US4745630A (en) | Multi-mode counter network | |
SU1674132A1 (ru) | Устройство дл контрол логических блоков | |
CA1279108C (en) | Look ahead terminal counter | |
US4538271A (en) | Single parity bit generation circuit | |
RU2022455C1 (ru) | Формирователь последовательности временных интервалов и пауз между ними | |
SU1269139A1 (ru) | Устройство дл контрол цифровых узлов | |
SU1410037A1 (ru) | Устройство дл контрол логических блоков | |
SU1231504A1 (ru) | Устройство дл контрол логических блоков | |
SU1086439A1 (ru) | Устройство дл обработки статистических данных о работе аппаратуры вычислительных машин и систем | |
SU1354195A1 (ru) | Устройство дл контрол цифровых узлов | |
SU1057960A1 (ru) | Устройство дл контрол распределител | |
SU1432528A2 (ru) | Устройство дл контрол функционировани логических блоков | |
SU1367015A1 (ru) | Устройство дл контрол логических блоков | |
SU1005061A1 (ru) | Устройство дл контрол цифровых узлов | |
SU1501062A2 (ru) | Устройство дл контрол цифровых интегральных микросхем | |
RU2026608C1 (ru) | Устройство для контроля t-кодов | |
SU1051467A1 (ru) | Автоматический регистратор электрических соединений | |
SU1343417A1 (ru) | Устройство дл контрол цифровых блоков | |
SU1265778A1 (ru) | Многоканальное устройство тестового контрол логических узлов | |
SU1472850A1 (ru) | Регистратор гальванических св зей | |
SU1439602A1 (ru) | Устройство дл контрол объектов дискретного действи |