SU1231504A1 - Устройство дл контрол логических блоков - Google Patents
Устройство дл контрол логических блоков Download PDFInfo
- Publication number
- SU1231504A1 SU1231504A1 SU843786852A SU3786852A SU1231504A1 SU 1231504 A1 SU1231504 A1 SU 1231504A1 SU 843786852 A SU843786852 A SU 843786852A SU 3786852 A SU3786852 A SU 3786852A SU 1231504 A1 SU1231504 A1 SU 1231504A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- block
- multiplexer
- inputs
- outputs
- analysis
- Prior art date
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано дл контрол блоков и узлов цифровой техники. Цель изобрет тени - повышение достоверности контрол . Устройство ,:одержит генератор тестов, группу переключателей, мультиплексор , блок анализа реакции контролируемого логического блока, счетчик , блок анализа тестов, мультиплексор , элементы И, элемент НЕ, конт-- ролируемый логический блок, регистр сдвига, сумматор, группу переключателей , группу согласующих резисторов, шину питани , регистр сдвига, сумматор , генератор тактовых импульсов. При опросе мультиплексором выходов контролируемого блока импульсы с выхода генератора поступают на синх- ровходы регистров, при опросе входов - через элемент И на синхровход регистра. После того, как все- контакты контролируемого блока будут опрошены , по сигналу счетчика генератор теста формирует новую тестовую комбинацию, поступающую на входы логического блока и процесс опроса выводов блока последнего повтор етс . 1 ил. I (Л с
Description
f
Изобретение относитс к вычислиельной технике и может быть использовано дл контрол блоков и узлов ифровой техники.
Цель изобретени - повьшение достоверности контрол .
На чертеже изображена структурна схема устройства дл контрол логических блоков.
Устройство содержит генератор тестов 1, группу переключателей 2, мультиплексор 3, блок анализа реакции контролируемого логического блока 4, счетчик 5, блок анализа тестов 6, мультиплексор 7, элементы И 8 и 9, элемент НЕ 10, контролируемый логический блок 11, регистр сдвига 12, сумматор 13, группу переключателей 14, группу согласующих резисторов 15, шину питани 16, регистр сдвига 17, сумматор 18, генератор тактовых импульсов 19.
Генератор теста содержит регистр, сдвига с cjTMMaTopoM по модулю в цепи обратной св зи.
Через переключатели 2 и 14 осу ществл етс подключение входов контролируемого блока к выходам генератора тестов 1 и вьщача сигналов низ- кого уровн на соответствующие им выходы высокого уровн , если соответствующие выводы контролируемого блока 11 вл ютс вьгходами.
Блоки анализа 4 и 6 выполнены на регистрах сдвига с сумматором по модулю два в цепи обратной св зи.
Мультиплексоры 3 и 7 осуществл ют подключение соответствующих входов к выходу в зависимости от кода на управл ющих входах и могут быть выполнены на мультиплексорах, напри - ме р 155КП1,- 55КП7.
Устройство работает следующим образом .
В исходном состо нии регистр i 7 в блоке 6 (4), счетчик 5 сброшены, в регистр 12 занесена исходна ком-. бииаци , генератор I9 остановлен (цепи установа в исходное состо ние на чертеже не показаны), переключатели 2 обеспечивают подключение выходов генератора тестов к входам контролируемого блока 11. При пуске устройства генератор 19 начинает выдавать импульсы, Измен кицие состо ние счетчика 5, а мультиплексор 3 преобразует сигналы на выводах контг ролируемого блока 11 в последователь315042
ный код,, поступающий на синхровходы регистров блоков 4 и 6 анализа тестов и реакции контролируемого блока. При этом, есши .осуществл етс выдача сиг5 нала с входа блока II то на выходе мультиплексора 7 присутствует низкий уровень сигнала, а если мульти- ;сшексором 3 выбираетс сигнал с выхода контролируемого блока 11, то
50 на вьгходе мультиплексора 7 присутствует высокий уровень сигнала.
Таким образом, при опросе мультиплексором 3 выходов контролируемого блока импульсы с выхода генератора
15 19 через элемент 4 и 8 поступают на синхровходы регистров в блок 4, при опросе входов - через элемент И 9 на сиихровход регистра в блоке 6. После того, как все контакты контро20 лируемого блока П будут опрошены, по сигналу счетчика 5 генератор теста 1 формирует новую тестовую комбинацию , поступающую на входы блока 11 и процесс опроса выводов блока 11
25 повтор етс „
В результате в блок 4 анализа реакции контролируемого блрка вводитс последовательность, соответствующа
30 значени м сигналов на выходных контактах блока 1, а в блок анализа тестов 6 вводитс последовательнос ь, соответствующа значени м тестовых . сигналов на входах контролируемых
35 контактах блока 1I. После подачи необходимого числа тестовых комбинаций сигналом с выхода счетчика 5 производитс останов генератора 19.
Сдвигающий регистр 17 с линейными обрат:ш 1ми св з ми через сумматор 18 осуществл ет деление многочлена, опи- сываю;деги входную двоичную последовательность , на характеристический г-шогО щхен сдвигающего регистра с обратными св з ми, и по окончанию блок анаггиза тестов содержит код осг татка от делени , характеризующий последовательность сигналов на вхо5 дах блока 11 ,, а блок анализа реакции контролируемого блока 4 содержит код, характеризующий последовательность сигналов на выходах блока 11. Эталонные коды определ ютс дл
55 каждого типа исправных объектов экс- перимент,зльно или расчетом на ЭВМ и используютс оператором дл сравнени с реальными.
45
3
Claims (1)
- Формула изобретениУстройство дл контрол логических блоков, содержащее генератор тестов , генератор тактовых сов, счетчик, первый мультиплексор, блок анализа реакции контролируемого логического блока, причем блок анализа реакции контролируемою ло- гического блока содержит регистр и сумматор, вход пуска устройства соединен с входом пуска генератора тактовых импу;льсов, выход которого соединен с счетным входом счетчика, выходы которого соединены с управ- л ющими входами первого мультиплексора , выход переполнени счетчика соединен с входом запуска генератора тестов, информационный выход первого мультиплексора соединен с первым входом сумматора блока анализа контролируемого логического блока, выход которого соединен с информационным входом регистра блока анали- за реакции контролируемого логичес- кого блока, выходы которого соединены с группой входов сумматора, блока анализа реакции контролируемого логического блока, отличаю- щ е е с тем, что, с целью повьше- ни достоверности контрол , оно содержит второй мультиплексор, блок анализа тестов, две группы переключателей , группу согласующих регист-,- ров, два элемента И, элемент НЕ, а блок анализа тестов содержит регистр и сумматор, причем выходы генератора тестов соединены через соответ,Q jo 2505044ствующие переключатели первой группы с соответствующими выходами (входами ) контролируемого логического блока и информационными входами первого мультиплексора, информационные входы второго мультиплексора соединены через соответствующие переклю- чатепи второй группы с шиной нулевого потенциала и через соответствующие согласукмцие регистры группы с шиной единичного потенциала; управл ющие входы второго мультиплексора соединены с выходами счетчика, информационный выход второго мультиплексора соединен с первым входом первое го элемента И и через элемент НЕ с первым входом второго элемента И, вторые входы первого и второго элементов И соединены с выходом генератора тактовых импульсов, выходы первого и второго элементов И соединены с входами синхронизации регистров блоков анализа реакции контролируемого логического блока и тестов соотг ветственно, первый вход сумматора блока анализа тестов соединен с информационным выходом первого мультиплексора , выход сумматора блока анализа тестов соединен с информационным входом регистра блока анализа тестов, выходы которого соединеныс группой входов сумматора блока анализа тестов, выходы регистров бло- ков анализа реакции контролируемого логического блока и тестов образуют первую и вторую группы информационных выходов устройства соответственно .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843786852A SU1231504A1 (ru) | 1984-09-01 | 1984-09-01 | Устройство дл контрол логических блоков |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843786852A SU1231504A1 (ru) | 1984-09-01 | 1984-09-01 | Устройство дл контрол логических блоков |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1231504A1 true SU1231504A1 (ru) | 1986-05-15 |
Family
ID=21137070
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU843786852A SU1231504A1 (ru) | 1984-09-01 | 1984-09-01 | Устройство дл контрол логических блоков |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1231504A1 (ru) |
-
1984
- 1984-09-01 SU SU843786852A patent/SU1231504A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР 830391, кл. G 06 F П/26, 1979. Авторское свидетельство СССР 792256, кл. G 06 F 11/00, 1979, * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1231504A1 (ru) | Устройство дл контрол логических блоков | |
RU2022455C1 (ru) | Формирователь последовательности временных интервалов и пауз между ними | |
SU1578714A1 (ru) | Генератор тестов | |
SU1265657A1 (ru) | Устройство дл контрол электрических соединений | |
SU1297059A1 (ru) | Устройство дл формировани тестов | |
SU1037257A1 (ru) | Устройство дл контрол логических блоков | |
SU1319268A1 (ru) | Коммутатор с заданием пор дка коммутации | |
SU1410037A1 (ru) | Устройство дл контрол логических блоков | |
SU1649550A1 (ru) | Устройство дл контрол логических блоков | |
SU1164711A1 (ru) | Устройство дл контрол цифровых узлов | |
SU1674132A1 (ru) | Устройство дл контрол логических блоков | |
SU1278850A1 (ru) | Устройство дл контрол генератора М-последовательностей | |
SU1180898A1 (ru) | Устройство дл контрол логических блоков | |
SU1168952A1 (ru) | Устройство дл контрол дискретной аппаратуры с блочной структурой | |
SU1354195A1 (ru) | Устройство дл контрол цифровых узлов | |
SU1367015A1 (ru) | Устройство дл контрол логических блоков | |
SU1388874A1 (ru) | Устройство дл формировани тестов логических блоков | |
SU1695310A1 (ru) | Устройство дл контрол цифровых узлов | |
SU1148009A1 (ru) | Устройство дл контрол цифровых блоков | |
SU1151971A1 (ru) | Устройство дл задани тестов | |
SU1023314A1 (ru) | Устройство дл формировани кодовых последовательностей | |
SU1226661A1 (ru) | Счетчик в коде "2 из @ | |
SU1228140A1 (ru) | Устройство дл индикации | |
SU1264181A1 (ru) | Устройство дл контрол БИС | |
SU1381509A1 (ru) | Устройство дл контрол логических блоков |