SU1388874A1 - Устройство дл формировани тестов логических блоков - Google Patents
Устройство дл формировани тестов логических блоков Download PDFInfo
- Publication number
- SU1388874A1 SU1388874A1 SU864125011A SU4125011A SU1388874A1 SU 1388874 A1 SU1388874 A1 SU 1388874A1 SU 864125011 A SU864125011 A SU 864125011A SU 4125011 A SU4125011 A SU 4125011A SU 1388874 A1 SU1388874 A1 SU 1388874A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- modulo
- input
- outputs
- output
- adder
- Prior art date
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
Изобретение относитс к автоматике и вычислительной технике и может быть использовано дл формировани тестов в системах контрол и диагностики логических блоков. Пе- лью изобретени вл етс упрощение устройства. Устройство содержит тактовый генератор 1, N-разр дный регистр 2 сдвига, где N - разр дность формируемого теста, первый и второй сумматоры по модулю два 3, 4, мультиплексор 5, счетчик 6, дешифратор 7 и RS-триггер 8. За счет введени второго сумматора по модулю два с соответствующими св з ми устройство в про ;ессе формировани очередного фрагмента теста одновременно вычисл ет вектор инициализации дл следующего фрагмента. После окончани цикла автономной генерации фрагмента теста производитс цикл инициализации , далее указанные циклы чередуютс до достижени необходимой полноты сформированного теста. 1 ил. & (Л
Description
С
/т
ми
с
СлЭ
эо эо
00
vl
4
Изобретение относитс к автоматике и вычислительней технике и может быть использовано дл формировани тестов в системах контрол и диагнос тики логических блоков.
Целью изобретени вл етс упрощение устройства.
На чертеже представлена функциональна схема устройства.
Устройство дл формировани тестов логических блоков содержит тактовый генератор 1, N-разр дный регистр 2 сдвига, первый 3 и вт орой А сумматоры по модулю два, мультиплексор 5, счетчик 6, дешифратор 7 и RS-триггер 8.
Устройство работает следующим образом .
Единичньга сигнал на входе устройства удерживает регистр 2 и счетчик 6 в исходном состо нии. После установки на входе устройства нулевого сигнала по каждому тактовому импульсу с выхода.генератора 1 происходит сдвиг регистра 2. При этом в течение 2N-K тактов, пока на выходах счетчика 6 не по витс комбинаци 2N-K5 соответствующа единичному сигналу на втором выходе дешифратора 7; триггер 6 удерживаетс в нулевом состо - сНии и первые К разр дов регистра 2 работают как обычный регистр с линейной обратной св зью, формируемой на первом сумматоре 3 по модулю два. Как только счетчик 6 достигает состо ни 2N-K, сигнал на выходе триггера 8 становитс единичным, мультиплексор 5 переключаетс и на вход регистра 2 в течение К тактов поступает очередной инициализирующий вектор сформиров.анный на втором сумматоре А по модулю два. При достижении счетчи ком 6 состо ни 2N по вл етс сигнал на третьем выходе дешифратора 7, что вызывает сброс счетчика 6 в нулевое состо ние. Таким образом, происходит чередование циклов автономной генерации с циклами инициализации,
Работа устройства формировани Tecfa основана на представлении состо ний сдвигающего регистра с помощью элементов пол остатков по моду-, лю полинома G(X) и на том факте, что множество представителей циклов в поле остатков по модулю неприводимого полинома может быть представлено .как oi- ,oi ,. .. ,06 , где об - примитивный элемент пол . Поэтому все множество
представителей циклов может быть получено путем реализации умножени на at, . Так как состо ни сдвигающего регистра с характеристическим полиномом С(Х) могут быть отождествлены с остатками по модулю G(X), а умножение на фиксированный полином реализуетс посредством суммировани по модулю два определенных разр дов регистра , то это позвол ет построить схему устройства формировани тестов , в котором инициализирующие векторы , вл ющиес представител ми различных циклов, не хран тс в Т13У, а вычисл ютс в процессе генерации теста.
Например, рассмотрим устройство дл генерации теста с параметрами
N 23 и К 11, причем характеристическим полиномом регистра вл етс порождающий полином кода Голе .
G(X) + Х + + + X + 1, В поле остатков по модулю G(X) примитивным элементом вл етс , например, X + 1, Дл реализации ум-, ножени на данный элемент требуетс один двухвходовый сумматор по модулю два. Причем входы сумматора необходимо соединить с выходами регистра . На установочном входе устройства при этом необходимо сформировать сигнал с периодом 2с, 23 46 тактов, равный нулю в течение 232 - 11 35 тактов и равньм единице в течение 11 тактов за один период.
Claims (1)
- Формула изобретениУстройство дл формировани тестов логических блоков, содержащее тактовый генератор, N-разр дный регистр сдвига, где N - разр дность формируемого теста, первый сумматор по модулю два, мультиплексор, счетчик , дешифратор и RS-триггер, причем установочный вход устройства соединен с установочным входом N-разр д- ного регистра сдвига и первым входом сброса; счетчика, синхровход которого соединен с выходом тактового генератора и синхровходом N-разр дного регистра сдвига, выходы которого вл ютс информационными выходами уст- ройства, входы первого сумматора по модулю два соединены в соответствии с образующим неприводимым полиномом G(X) К-й степени () с выходамиN-разр дного регистра сдвига из числа первых К выходов регистра, в том числе с К-М, выход первого сумматора по модулю два соединен с первым информационным входом мультиплексора, выход и управл ющий вход которого соединен соответственно с информационным входом N-разр дного регистра сдвига и выходом RS-триггера, нулевой и единичный входы которого соединены соответственно с первым и вторым выходами дешифратора, третий выход и входы которого соединены соответственно с вторым входом сброса и разр дными выходами счетчика, отличающеес тем, что, с целью упрощени устройства, оно содержит дополнительно второй сумматор по модулю два, входы которого соединены в соответствии с примитивным элементом пол остатков по модулю G(X) с выходами N-разр дного регистра сдвига из числа последних К его выходов, а выход второго сумматора по модулю два соединен с вторым информационным входом мультиплексора..
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864125011A SU1388874A1 (ru) | 1986-09-29 | 1986-09-29 | Устройство дл формировани тестов логических блоков |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864125011A SU1388874A1 (ru) | 1986-09-29 | 1986-09-29 | Устройство дл формировани тестов логических блоков |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1388874A1 true SU1388874A1 (ru) | 1988-04-15 |
Family
ID=21259402
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU864125011A SU1388874A1 (ru) | 1986-09-29 | 1986-09-29 | Устройство дл формировани тестов логических блоков |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1388874A1 (ru) |
-
1986
- 1986-09-29 SU SU864125011A patent/SU1388874A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 792256, кл. G ОЪ F 11/00, 1979. IEEE Transaction on computers, vol. C-34, № 9, Sep. 1984, p. 845- 849. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1388874A1 (ru) | Устройство дл формировани тестов логических блоков | |
SU1319268A1 (ru) | Коммутатор с заданием пор дка коммутации | |
SU1300475A1 (ru) | Устройство дл контрол цифровых блоков | |
SU1231504A1 (ru) | Устройство дл контрол логических блоков | |
SU1241434A1 (ru) | Устройство дл генерации псевдослучайных последовательностей | |
SU1015381A1 (ru) | Генератор случайного процесса | |
SU1010717A1 (ru) | Генератор псевдослучайных последовательностей | |
SU1180898A1 (ru) | Устройство дл контрол логических блоков | |
SU1411724A1 (ru) | Генератор М-последовательности | |
SU1352489A1 (ru) | Устройство дл формировани контрольного кода | |
SU1283774A2 (ru) | Устройство дл контрол логических узлов | |
SU807320A1 (ru) | Веро тностный коррелометр | |
SU1278850A1 (ru) | Устройство дл контрол генератора М-последовательностей | |
SU922773A1 (ru) | Устройство дл функционального контрол больших интегральных схем | |
SU630627A1 (ru) | Преобразователь двоичных дес тиразр дных чисел в двоично-дес тичные | |
SU660227A1 (ru) | Устройство формировани импульсов синхронизации | |
SU1315997A1 (ru) | Устройство дл формировани координат сеточной области | |
SU1737452A2 (ru) | Сигнатурный анализатор | |
SU1120334A1 (ru) | Сигнатурный анализатор с перестраиваемой структурой | |
SU1529224A1 (ru) | Устройство дл контрол кода на четность | |
SU1242961A1 (ru) | Устройство дл контрол сумматоров | |
SU1449988A1 (ru) | Устройство дл испытани электронных схем | |
SU1347082A1 (ru) | Сигнатурный анализатор | |
SU1256161A1 (ru) | Генератор псевдослучайных чисел | |
SU551573A1 (ru) | Устройство дл испытани логических блоков |