SU630627A1 - Преобразователь двоичных дес тиразр дных чисел в двоично-дес тичные - Google Patents

Description

Изобретенпе относитс  к вычислительной те.хнике, а более конкретно к преобразовател м двоичных чисел в двоично-дес тичные , которые исиользуютс  в цифровы.х вычислительных машинах.

Известны преобразователи двоичных чисел в двоично-дес тичные, работающие ио принцииу накоплени  дес тичных эквивалентов разр дов преобразуемого двоичного числа и содержащие двоичные и дес тичные счетчики и дешифраторы, сумматоры , усилитель-формирователь, схемы выделени , вычитанн  и запоминани  дес тков, ключи 1.

Одпако такой преобразователь отлпчаетс  сложностью схемы и может примен тьс  только дл  преобразовани  целых двоичных чисел.

Наиболее близким по технической сущности к предложенному  вл етс  преобразователь двоичных чисел в двоично-дес тичные , содержащий триггер, подключенный выходом к одному из входов элемента И, другой вход которого подсоединен к входной шине, а выход - ко входу двоичного сметчика, двоично-дес тичный счетчик 2.

Работа данного преобразовател  происходит следующим образом.

Дес тичный счетчик устанавливаетс  п нуль. Счетные импульсы (СИ) поступают

на Б.чоды двоичного и дес тичного счетчиков до переиолненн  двоичного счетчика. С этого момента прохождение импульсов на входы счетчиков прекращаетс , так как имиульс с выхода двоичного счетчика измен ет состо ние трнггера, вследствие чего элемент И закрываетс . Результат преобразовани  фиксируетс  в дес тичном счетчике .

В преобразовател х такого рода момент окончани  счета импульсов может определ тьс  другим способом, а именно с помощью схемы сравнени  на равенство в.ходного двоичиого кода и кода двоичного счетчика. Тогда оба счетчика перед началом преобразованн  должны устанавливатьс  в нуль. Такое рещение, не мен   принципа работы преобразовател , позвол ет исиользовать счетчики, не имеющие входов дл  занесени  параллельного кода, например в интегральном исполнении.

Недостаток подобных преобразователей состоит в невозможности их применени  дл  преобразовани  дробных чисел.

Цель изобретени  - расширение дианазона преобразуемых чисел.

Поставленна  цель достигаетс  тем, что в преобразователь введены схема сравнени , аналнзатор двоичного кода и второй элемент И. Ниформапионньте входы преобразовател  подключены к первой группе входов схемы сравнени , а ее втора  группа входов - к разр дным выходам двоичного счетчика, семь младшпх разр дов которого соединены с входами анализатора двоичного кода. Управл ющий вход анализатора соедииеи с шииой установки режима , а выход - с одним из входов 37C;)urrj

элемента И, св занного другим входом :; выходом соответственно с входа.и двокчиого и двоично-дес тичного счетчиков. Выход схемы сравнени  подключен к управл ющему входу триггера. Анализатор двоичного кода содержит три элемента II. группы входов которых  вл ютс  входа:,и анализатора двоичного кода, а выходы подключены к входам элемента ИЛИ, которого служит выходом анализатора двоичного кода.

На чертеже представлена блок-схема преобразовател  двоичных дес тиразр дных чисел в двоично-дес тичные.

Она содержит триггер /, элементы И 2, 3, схему 4 сравнени , двоичиын 5 и двоичнодес тичный 6 счетчики, анализатор 7 двоичиого кода, щииу 8 установки режима и входную шину 9, информаииокны.е входы 10 преобразовател .

В иачале цикла преобразовани  установочный импульс (УИ) обнул ет счетчкки и устанавливает триггер 1 в состо ние, при котором элемент И 2 открыт. Через этот элемент счетные имиульсы (СИ) поступают на вход двоичного счетчика 5, пока его .код не станет равным входно у двоичному числу. В этот момент схека 4 сравненИЯ выдает сигнал, устанаЗЛ ИБающий триггер 1 в исходное состо ние, после чего элемент И 2 закрываетс  и постуилсние импульсов на счетчики прекращаетс .

В режиме преобразовани  иелых чисел анализатор 7 двоичного кода выключен и элемент И 3 посто нно открыт. Поэтому оба счетчика к кониу цикла преобразовани  сосчитают одинаковое количество импульсов , и на выходах счетчика 6 установитс  целое число, соответствующее входному двоичиому числу.

В режиме иреобразовани  дробных чисел по сигиалу установки режима преобразовани  дробных чисел (СУ) включаетс  анализатор 7 двоичного кода, который периодически закрывает элемент И 3, сбеопечИва  (бломвровку Одного и-Мпульса ка входе счетчика 6 при определенных кo fбинаци х разр дов двоичного счетчика 5.

При преобразоваиии максимального двоичиого дробного числа 1- ,,,, меющего единицы во всех разр дах, количество за блокированпых им-пульсоз равно

24. В результате двоичный счетчик 5 сосчитает 1023 имиульса, а двоично-дес тичный 999, что соответствует дес тичному числу 0,999, так как заи та  фиксируетс  перед третьим старщим дес тичным разр дом . Моменты блокировки импульсов равномерно расиределеиы по всему диапазону двоичных чисел таким образом, что из каждых 128 имиульсов, составл ющих восьмую часть полного диапазона, исключаютс  21, 64 и 107 имиульсы. Поэтому к анализатору 7 двоичного кода, содержащему , например три селектора (элементы И), выходы которых объединены по схеме ИЛИ, присоединены только семь младших разр дов двоичного счетчика 5. Предложенный иреобразователь позвол ет ироизводить иреобразование двоичных дес тнразр дных как иелых, так и дробных чисел в двоичио-дес тичные.

Формула и 3 о б р е т е и и  

Claims (2)

1.Преобразователь двоичных дес тиразр дных чисел в двоично-дес тичные, содержащий Tpairrep, толключенный выходом к одному из входов элемента И, другой вход которого подключен к входной щиие преобразовател , а выход - ко входу двоичного счетчика, двоично-дес тичный счетчик, отличающийс  тем, что, с целью расщ {рени  диапазона преобразуемых чисел, в него введены схема сравнени , анализатор двоичного кода и второй элемент И, причем информациоиные входы иреобразовател  подключены к первой груиие входов схемы сравнени , втора  группа входов которой соединена с разр дными выходами двоичного счетчика, семь младших разр дов которого соединены со в.ходами анализатора двоичного кода , уиравл ющий вход которого соединен с шиной уста.но1вки режима, а 1выход - с одним из входов второго элемента И, св заииого другим входом и выходом соответственно с входами двоичного и двоичнодес тичного счетчиков, выход с.чемы сравнени  подключен к уиравл ющему входу триггера.

2.Преобразователь по п. 1, отличающийс  тем, что анализатор двоичного кода 1С:ОдерЖ1ИТ три элемента И, группы входов которых  вл ютс  входаМ|И анализатора двоичного кода, а выходы подключены к входам элемента ИЛИ, выход котоpoiro Я вл етс  -выходом анал1изатора двоичного кода.

Источники информации, прин тые во внимание при экспертизе:

1.Авторское свидетельство СССР До 225551, кл. G 06 F 5/02, 1967.

2.Сухомлинов М. М. и Выхованец В, И. Преобразователи кодов чисел. Киев, изд. Техника, 1965, с. 68, рис. 14.

СУ