SU922773A1 - Устройство дл функционального контрол больших интегральных схем - Google Patents

Description

(54) УСТРОЙСТВО-ДЛЯ ФУНКЦИОНАЛЬНОГО КОНТРОЛЯ БОЛЬиШХ ИНТЕГРАЛЬНЫХ СХЕМ

Изобретение относитс  к вычислительной технике и контрольно-измерительной техник е и может быть использовано дл  функционального контрол  цифровых больших интегральных схем, , Известно устройство функ1щоналЬ ного контрол  цифровых интегральных схем, которое содержит генератор . контрольных сигналов, регистры сдвига , блоки коммутации, блока сравнени , блоки с эталонной логической схемой, блок индикации дл  указани  содержимого регистров в момент обнаружени  неправомерности tU. Недостатком данного устройства  в л етс  необходимость применени  эталонной схе1Ф1. Наиболее близким по технической сущности к изобретению  вл етс  устройство , содержащее блок программного управлени , соединенный с блоком си хрониза1щи, и по числу выводов ко тролируемой болшой интегральной схе блоки формировани  сигналов и сравнени , подключенные к соответствующим выходам блока синхронизации и к большой интегральной схеме, первую группу регистров сдвига, управл ющие входы которых подключены к соответствук цим выходам блока синхронизации 2. Недостатком известного устройс- на  вл етс  его невысока  надежность и ограниченное быстродействие из-за наличи  многоразр дного регистра сдвига на каждом выводе контролируемой интегральной . Цель изобретени  - повышение надежности и быстродействи  устройства. Поставленна  цель достигаетс  тем, что устройство содержит вторую группу регистров сдвига и по числу выводов контролируемой схемы две группы элементов И и блоки пам ти, выходы которых соединены с информационными входами соответствуищим регистров сдвига, управл ющие входы с соответствукхцими выходами блока синхронизации , первые входы первой и второй группы элементови подключены к соответствугадим выходам блока синхронизации , вторые входы - к выходам соответствующих регистров сдвига, а выходы ко входам - соответствующих блоков формировани  сигналов и сравнени .

На чертеже представлена блок-схема устройства.

Устройство содержит блок 1 программного управлени , блок 2 синхронизации , первый регистр 3 сдвига, второй регистр 4 сдвига, блок 5 пам ти, группы элементов И 6, блок 7 формировани  сигналов и сравнени , большую интегральную схему 8.

При работе устройства из блока 1 программного управлени  через блок 2 синхронизации информаци , например в виде восьмиразр дных двоичных слов заноситс  дл  хранени  в блоки 5 пам ти .

Непосредственно при контроле цифровых больших интегральных схем информации в виде указанных восьмиразр дных двоичных слов параллельным кодом заноситс  в регистры 4 сдвига. После чего блок 2 синхронизации за . пускает по KaHai-aM синхронизации регистры 4 сдвига и информаци  после-т довательно разр д за разр дом через элементы И 6 поступает на блоки 7 формировани  сигналов и сравнени , а затем на выводы контролируемой большой интегральной схемы 8.

За врем , а течение которого информаци  в виде последовательного восьмиразр дного кода выдаетс  из регистров 4 сдвига на блоки 7, из блоков 5 пам ти восьмиразр дные слова занос тс  в регистры 3 сдвига и по окончании восьми тактов работы блока 2 синхронизации информаци  на выводы контролируемой большой ин теграпьной схемы 8 через элементы И 6 и блоки 7 начнет поступать из регистров 3 сдвига и в то же врем  иформаци  из блоков 5 пам 1И заноситс  в регистры 4 сдвига и т.д.

Такое схемное решение устройства дл  функционального контрол  больших интегральных схем позвол ет на пор док уменьшить число разр дов сдвиговых регистров, а, следовательноj сократить объем электронных элементов в устройстве и повысить его надежность и быстродействие.

Claims (2)

1.Патент Японии кл. 97 (7) G 01, G 06 F. 11/00, И 48-41739, опублик. 08.12.73.

2. Smith а Minicomputer aided mos array Tester Журнал Compute iDesigu, 1970, № 12, p.p. 65-70.