SU1121673A1 - Устройство дл контрол данных,представленных в кодах " @ " из " @ - Google Patents
Устройство дл контрол данных,представленных в кодах " @ " из " @ Download PDFInfo
- Publication number
- SU1121673A1 SU1121673A1 SU823492806A SU3492806A SU1121673A1 SU 1121673 A1 SU1121673 A1 SU 1121673A1 SU 823492806 A SU823492806 A SU 823492806A SU 3492806 A SU3492806 A SU 3492806A SU 1121673 A1 SU1121673 A1 SU 1121673A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- group
- threshold
- elements
- inputs
- outputs
- Prior art date
Links
Landscapes
- Error Detection And Correction (AREA)
Abstract
УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ДАННЫХ, ПРЕДСТАВЛЕННЫХ В КОДАХ К ИЗ П , содержащее и пороговых блоков 2 из И, где И - число входов устройства, группу из П элементов И и элемент ИЛИ,, причем входы первого порогового бдока 2 из h вл ютс входами устройства, выходы порога 1 каждого порогового блока 2 из Vi соединены с первыми входами соответствующих элементов И группы., выход элемента ИЛИ в.а етс выходом четности устройства, выходы порога 2. каждого 1 -го порогового блока 2 из П (где 1 1-п) соединены с соответствую цими входами (i +1) -го порогового блока 2 из h , отличающеес тем, что, с целью повышени быстродействи , в устройство введена группа элементов НЕ, причем выход (i-t-l)-ro элемента И группы через 1 -и элемент НЕ группы соедиi нен с вторым входом i -го элемента И группы, выходы нечетных элементов сл И группы соединены с соответствующис ми входами элемента ИЛИ.
Description
Изобретение относитс к цифровой вычислительной технике и предназначено дл использовани в устройствах аппаратного контрол .
Известно устройство дл контрол данных, представленных в кодах К из , содержащее информационный регистр , элемент И, элемент ИЛИ lj .
Недостатком известного устройства вл етс сравнительно низкое быстродействие, обусловленное последовательным характером пересчета , при котором требуетс выполнение большого количества тактов.
Наиболее близким к предлагаемому по технической сущности вл етс устройство дл контрол данных, представленных в кодах К из П , содержащее первьй элемент ИЛИ, П пороговых блоков 2 из К, каждый из которых содержит К-1 элементов И и k -1 элементов ИЛИ, k элементов И 2).
Недостатком и;звестного устройства вл етс низкое быстродействие.
Цель изобретени - повьшение быстродействи устройства.
Поставленна цель достигаетс тем что в устройство дл контрол данных представленных в кодах К из И , содержащее П пороговых блоков 2 из П j где. П - число входов устройства, группу из П элементов И и элемент ИЛИ, причем входы первого порогового блока 2 из И вл ютс входами устройства , выходы порога 1 каждого порого вого блока 2 из П соединены с первыми входами соответствующих элементов И группы, выход элемента ИЛИ вл етс выходом четности устройства, выходы порога 2 каждого i -го порогового блока 2 из П (где i 1-h) соединены с соответствующими входами (+1)-го порогового блока 2 из Ц , введена группа элементов НЕ, причем выход (i+1)-ro элемента И группы через / -и элемент -НЕ группы соединен .с вторым входом 1 -го элемента И группы, выходы нечетных элементов И группы соединены с соответствующими входами элемента ИЛИ.
На фиг.1 представлена блок-схема предлагаемого устройства на фиг.2 фрагмент схемы соединений между группами элементов И и ИЛИ{ на фиг.З схема соединений групп элементов И и ИЛИ с группой элементов И и НЕ.
Устройство содержит информационный регистр 1, элемент ИЛИ 2, пороговые блоки 2 из П 3;,-3, группу элементов И 4, группу элементов НЕ 5, при этом каждый пороговый блок 3 состоит из элемента ИЛИ 6 и элемента И 7, группу первых входов пороговых блоков 3 и группу вторых входов пороговых блоков 3, группу выходов 10;(-10fj пороговых « блоков 3.
На фиг.2 представлен фрагмент схемы соединений между К-ми и (К+1)-ми парами элементов И и ИЛИ блоков 3.1, 3.2 и 3.3. Выход К-го разр да информационного регистра 1 (,ц) соединен с входом 8к1, порогового блока3 Вход 9KJ (,П-1) соединен с входом элемента И 7к ц , а выход - с входом B , На входы 8,; подаютс константы О.
Группа 4 элементов И содержит П элементХ)В И 4 - , а группа 5 элементов НЕ - П элементов НЕ. Первый вход элемента И j соединен с выходом Юу, порогового блока 3, а второй - с выходом элемента НЕ 5 j , вход которого подключен к выходу 10 - порогового блока з вход элемента НЕ 5ц подаетс константа О.
Выходы элементов И (j 1,3,5,... соединены с соответствующими входами элемента ИЛИ 2.
Устройство работает следующим образом.
Кажда пара элементов 6,; ,7,-; порогового блока 3 реализует логически функции , , где Z и t двоичные переменные соответственно на входах 8 t и 9 ,j , а Z и t двоичные функции, вырабатываемые соответственно на входах 9,; и выходах .
Исходное двоичное слово, занесенное в информационный регистр 1, поступает поразр дно на входы 8 пар элементов И и ИЛИ порогового блока 3.| . Пусть это слово содержит р единиц , расположенных в У-,/, К.,.,. , разр дах. Перва (верхн ) единица поступает на вход 8(( -) пороговрго блока . Следовательно, на выходе 10 к/(М этой пары вырабатываетс сигнал , который далее передаетс без изменений по цепи элементов ИЛИ 6 i, на выход 10, нижней пары блока 3, . Так как в пару еще поступает , то в ней и перва единица исходного
слова гаситс . Все остальные единицы исходного слова передаютс на входы 8 порогового блока 3j , так как во всех пороговых блоках 3 f расположенных ниже К 4Й, и Z-Zt Z единица исходного слова аналогично гаситс в К-й паре элементов И, ИЛИ порогового блока 3. причем н выходе этой группы вырабатываетс сигнал и т.д.
Таким образом, сигналы 1 вырабатываютс на выходах 10 пороговых блоков )...,3 , а на выходах 10 блоков 3|,,,3|ч. сохран ютс сигналы О. Это соответствует представлению количества единиц исходного слова в унитарном коде.
Группа 4 элементов И и группа 5 элементов НЕ преобразует унитарный код в код 1 из .h следующим образом .
Единственный элемент И 11, дл которого оба входных сигнала равны 1 - это элемент И 11р, поскольку в 1 -м разр де унитарного кода еще содержитс 1, а в (г+1)-м - уже О.
Итак, на выходе элемента И lip вырабатываетс 1, а на выходах всех остальных элементов И 11 - О.
П р и м е р. п 16, .
Исходное слово: 0010110010111011.
Унитарный код
(на выходах 10 ): 1111111110000000
Код 1 из ц (на выходах элементов 11) 0000000010000000 Поскольку выходы всех нечетных элементов И 11 подключены квходам элемента ИЛИ 2, на выходе этого элемента вырабатываетс 1 только в то случае, когда количество единиц в исходном слове (h) нечетно.
Технико-экономическа эффективность предлагаемого устройства определ етс его высоким быстродействием которое обусловлено тем, что.весь процесс определени четности информации выполн етс чисто комбинационными схемами и завершаетс за один такт, длительность которого зависит от времени распространени сигналов через пороговые блоки 3, элементы И 4 и элементы ИЛИ 2, возможность ускорени работы контрольной аппаратуры увеличивает область ее применени , что, в свою очередь, позвол ет повысить надежность различной цифровой техники.
Предлагаемое устройство благодар своей однородности и простоте логических схем хорошо приспособлено дл производства средствами современной интегральной технологии.
Предлагаемое устройство, также как и прототип, обеспечивает многократный контроль информации.
,
Claims (1)
- УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ДАННЫХ, ПРЕДСТАВЛЕННЫХ В КОДАХ К ИЗ и , ков 2 из И, где И устройства, группу из и элемент ИЛИ,.причем содержащее и пороговых блочисло входовП элементов И входы первого входами устройства, выходы порога 1 каждого порогового блока 2 из И соединены с первыми входами соответствующих элементов И группы., выход элемента ИЛИ является вьпсодом четности устройства, выходы порога 2каждого 1 -го порогового блока 2 изП (где 1 =1-Ц) соединены с соответствующими входами (ί +1)-го порогового блока 2 из п , отличающееся тем, что, с целью повышения быстродействия, в устройство введена группа элементов НЕ, причем выход (i+1)-ro элемента И группы .через ί -й элемент НЕ группы соединен с вторым входом i -го элемента И группы, выходы нечетных элементов И группы соединены с соответствующи-SUL··, 1121673Фиг.11 ·
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU823492806A SU1121673A1 (ru) | 1982-09-20 | 1982-09-20 | Устройство дл контрол данных,представленных в кодах " @ " из " @ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU823492806A SU1121673A1 (ru) | 1982-09-20 | 1982-09-20 | Устройство дл контрол данных,представленных в кодах " @ " из " @ |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1121673A1 true SU1121673A1 (ru) | 1984-10-30 |
Family
ID=21029593
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU823492806A SU1121673A1 (ru) | 1982-09-20 | 1982-09-20 | Устройство дл контрол данных,представленных в кодах " @ " из " @ |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1121673A1 (ru) |
-
1982
- 1982-09-20 SU SU823492806A patent/SU1121673A1/ru active
Non-Patent Citations (1)
Title |
---|
1-. Авторское свидетельство СССР № 382090, кл. G 06 F 11/10, 1970. 2. Авторское свидетельство СССР № 744551, кл.с 06 .11/12, 1977 (прототип). * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4785421A (en) | Normalizing circuit | |
KR960042416A (ko) | 최대값 선택회로 | |
US5129066A (en) | Bit mask generator circuit using multiple logic units for generating a bit mask sequence | |
US3947671A (en) | Binary parallel computing arrangement for additions or subtractions | |
SU1121673A1 (ru) | Устройство дл контрол данных,представленных в кодах " @ " из " @ | |
US4803649A (en) | Modulo-2-adder for the logic-linking of three input signals | |
US3786490A (en) | Reversible 2{40 s complement to sign-magnitude converter | |
US5239499A (en) | Logical circuit that performs multiple logical operations in each stage processing unit | |
SU409221A1 (ru) | Вероятностный сумматор параллельного типа | |
US4003042A (en) | System for the transfer of two states by multiple scanning | |
SU387366A1 (ru) | Библиот"' | |
SU1608647A1 (ru) | Устройство дл делени на два параллельных кодов "золотой" пропорции | |
SU1383346A1 (ru) | Логарифмический преобразователь | |
SU1476469A1 (ru) | Устройство дл контрол остаточного кода по модулю три | |
SU1619396A1 (ru) | Делитель частоты следовани импульсов | |
SU622085A1 (ru) | Устройство дл контрол кода "2 из п " | |
SU531151A1 (ru) | Устройство сравнени двух п-разр дных двоичных чисел | |
SU864279A1 (ru) | Устройство дл сравнени чисел | |
SU955061A1 (ru) | Микропрограммное устройство управлени | |
SU436393A1 (ru) | Накопитель импульсных сигналов | |
SU1116426A1 (ru) | Устройство дл поиска чисел в заданном диапазоне | |
SU1580349A1 (ru) | М-разр дный комбинационный сумматор | |
SU1596453A1 (ru) | Делитель частоты следовани импульсов | |
SU890393A1 (ru) | Сумматор по модулю три | |
SU1662007A1 (ru) | Устройство дл контрол кода |