SU551573A1 - Устройство дл испытани логических блоков - Google Patents

Устройство дл испытани логических блоков

Info

Publication number
SU551573A1
SU551573A1 SU752302472A SU2302472A SU551573A1 SU 551573 A1 SU551573 A1 SU 551573A1 SU 752302472 A SU752302472 A SU 752302472A SU 2302472 A SU2302472 A SU 2302472A SU 551573 A1 SU551573 A1 SU 551573A1
Authority
SU
USSR - Soviet Union
Prior art keywords
inputs
outputs
generator
switch
logic
Prior art date
Application number
SU752302472A
Other languages
English (en)
Inventor
Александр Алексеевич Даниленко
Юрий Михайлович Корбашов
Original Assignee
Предприятие П/Я Г-4677
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я Г-4677 filed Critical Предприятие П/Я Г-4677
Priority to SU752302472A priority Critical patent/SU551573A1/ru
Application granted granted Critical
Publication of SU551573A1 publication Critical patent/SU551573A1/ru

Links

Landscapes

  • Tests Of Electronic Circuits (AREA)

Description

(54) УСТРОЙСТВО ДЛЯ ИСПЫТАНИЯ ЛОГИЧЕСКИХ БЛОКОВ
1
Изобретение относитс  к области автоматики и вычислительной техники, а именно к испытательной аппаратуре дл  вычислительной техники и может быть использовано в аппаратуре проверки и поиска неисправносте в  чейках и блоках, построенных на интегральных схемах.
Известно устройство, состо щее из генератора тактов, выход которого соединен со входом регистра строба и через последовательно соединенные блоки задержки со входами соответственно:буфера, шагового генератора и блока сравнени , регистра строба, вход которого соединен с выходом генератора тактов, а выход со входом буфера и входом регистра случайных кодов, генератора случайных кодов, вход которого соединен с выходом регистра строба, а выход со входом буфера, аходы которого соединены с выходами регистра строба, генератора случайных кодов и через блок задержки с выходом генератора тактов, а выходы со входами эталонного логического блока и через шаговый генератор со входами провер емого логического блока, входы которого соединены с выходами буфера, а выходы, со входами устройства сравнени , шагового генератора, входы которого соединены с выходами буфера и через два последовательно соединенных блока задержки с выходом генератора тактов а выходы со входами провер емого логического блока,входы которого соединены с выходами шагового генератора, а выходы через двоичный дискриминатор со входами блока сравнени , устройства сравнени , входы которого соединены с выходами эталонного: логического блока и через двоичный дискриминатор с выходами провер емого логического блока ГЛ ,.

Claims (1)

  1. Недостатком этого устройства  вл етс  то, что выходы эталонного логического блока соединены с выходами генератора случайных кодов через буфер, а входы провер емого логического блока соединены с выходами генератора случайных кодов через шаговый генератор и буфер. Поэтому невозможно перед началом проверки устанавливать провер емый и эталонный блоки, содержашие схемы с элементами пам ти, в идентичное состо ние. Кроме того, в процессе проверки на входах этих блоков могут возникать запрещенные комбинации. В св зи с этим на данном устройстве можно провер ть только логические блоки, не содержащие схем с элементами пам ти. Все это значительно снижает функциональные возможности известного устройства. Цель изобретени  - расширение функциональных возможностей устройства. Это достигаетс  тем, что в устройство дл  испытаний логических блоков, содержащее генератор тактов, генератор случайных кодов, эталонный и логический блок и блок сравнени , введены блок управлени , дешифратор , П - разр дный сумматор по той 2 и коммутатор, при этом блок управлени  включен между выходами генератора тактов и блока сравнени  и входами коммутатора и генератора случайных кодов, между выходом которого и вторым входом коммутатора вклю чены последовательно соединенные дешифратор и Т) -разр дный сумматор по тоб 2 , а выходы коммутатора соединены соответствен но с блоком сравнени  и входными зажимам эталонного и испытуемого логического блока к выходным зажимам которых подключены тре тий и четвертый входы коммутатора. На чертеже представлена блок-схема устройства дл  испытаний логических блоков Устройство состоит из генератора тактов 1 блока 2 управлени , генератора 3 случайных кодов, дешифратора 4, -Г) -разр дного сумматора 5 по mod 2, эталонного логического бло ка 6, коммутатора 7, провер емого логичес кого блока 8 и блока 9 сравнени . Соответствующие выходы блока 2 управлени  соединены со входами генератора 3 и соответствующими входами коммутатора 7. Соответствующие входы блока 2 управлени  соединены с выходом генератора 1 и выходами блока 9 сравнени . Выходы генератора 3 соединены со входами дешифратора 4. Выходы дешифратора 4 соединены со входами И-разр дного сумматора 5 поППОЗЗ. Соот ветствующие выходы коммутатора 7 соединены со входами блока 9 сравнени , эталон ного логического блока 6 и провер емого логического блока 8, Соответствующие входы коммутатора 7 соединены с выходами И-разр дного сумматора 5 1ПОа 2 ,эталонного логического блока 6, провер емого логического блока 8, а также соответствующими выходами блока 2, Работает устройство следующим образом . Перед началом проверки коммутатор 7 в соответствии с предварительной установкой блока 2, коммутирует внешние контакты провер емого и эталонного логических блоКОВ 8 и 6 или на вход блока 9 (выходные контакты), или на выход Т| -разр дного cjrMMaTOpa по ГЛОЗ 2 .(входные контакты). Проверка начинаетс  с того, что провер емый и эталонный логические блоки устанавливаютс  в идентичное состо ние, дл  чего на входы этих логических блоков подаютс  коды бегущей 1 и бегущего О. При проверке частота с генератора 1 через блок 2 вырабатывает очередной случайный код на генераторе 3, который возбуждает соответствующую шину дешифратора 4 и перебрасывает соответствующий разр д Я -разр дного сумматора 5 по И1о32 в противоположное состо ние. Образованный таким образом случайный код через коммутатор 7 поступает на входы провер емого и эталонного логических блоков 8 и 6, выходы с которых через коммутатор 7 поступают на устройство сравнени  9. При неравенстве реакции провер емого и эталонного логических блоков 8 и 6 сигнал неравенства через устройство управлени  2 прерывает частоту , поступающую на генератор 3, и все устройство находитс  в статическом состо нии. На индикации блока 9 видны номера выходных контактов, давших разную реакцию. Далее при помощи специальных щупов, объединенных схемой сравнени , провер ют потенциалы в идентичных точках провер емого и эталонного логических блоков 8 и 6, двига сь от несовпавших выходных контактов. Неисправным элементом считаетс  тот, потенциалы на входах которого равны, а выходы разные. При устранении неисправности блок 2 управлени  пропустит частоту на вход генератора 3 и проверка будет продолжена. ЕСЛИ вместо генератора случайных кодов используетс  генератор псевдо-случайных кодов, то длину генератора выбирают в зависимости от необходимого периода повторени  псев до-случайных кодов, а на дешифратор завод т тольков К разр дов данного генератора. К выбираетс  из соотношени  П 2 где И - общее количество внешних контактов провер емого (эталонного) логического блока. Полнота проверки на предлагаемом устройстве оцениваетс  из следующих соображений . Блоки ( чейки), выполненные на интегральных схемах с количеством внешних контактов более 200, как правило, состо т из взаимонезависимых логических схем (исключа  цепи нулени ) с количеством внешних входных контактов не более 20. При этом регистр, состо щий из 2 разр дов, каждый из которых имеет Q входных контактов, необходимо рассматривать как устройство, состо щее изг взаимонезависимых схем, так как дл  проверки регистра не нужен полный перебор кодов на всех его входных контактах , равный 2 а достаточно, чтобы полный набор был на входных контактах каж дого из 2 разр дов. Запрещенных комбинаций на входах этих схем не возникает из-за услови : каждый последующий код отличаетс  от предыдущего только на один разр д. Запрещенными (дл  трштеров серии логика  вл5потс  комбинации, при которых оба активных потенциала (на единичном и нулевом входах) одновременно смен ютс  на пассивны и т риггер может стать в любое состо ние. Комбинации, при которых на обоих входах активные потенциалы не  вл ютс  запрещенными , так как при правильной работе выходы триггеров провер емого и эталонного логических блоков определены и идентичны, а очередной проверочный код оба потенциала одновременно сменить на пассивные не может . Веро тность проверки любой взаимонезависимой логической схемы даже полным пе ребором (дл  проверки обычно используетс  часть кодов полного перебара) при 4 мин про верке на частоте 1МГц, количестве входных контактов взаимонезависимой схемы равном 15 и общем количестве внешних контактов блока ( чейки) 360 равна: -0-) о,998. а- п / где X - количество входных контактов взаим независимой логической схемы:, Tl - общее число входных контактов; N - количество тактов за врем  проверк Использование этого устройства позволит повысить функциональные возможности и эффективность использовани  испытательной аппаратуры при проверках логических блоков на больших частотах и имеющих неограниченное количество внешних контактов. При этом снимаютс  ограничени  на содержание в провер емых блоках схем с элементами пам ти. Следует отметить также, что веро тность проверки логических блоков очень велика, а необходимость в составлении проверочных тестов отсутствует. Формула изобретени  Устройство дл  испытани  логических блоков, содержащее генератор тактов, генератор случайных кодов, эталонный логический блок и блок сравнени , о т л и ч а ю- щ е е с   тем, что, с целью расширени  функциональных возможностей устройства, в него введены блок управлени , дешифратор , -fl -разр дный сумматор по mod 2 и коммутатор , при этом блок управлени  включен между выходами генератора тактов и блока сравнени  и входами коммутатора и генератора случайных кодов между выходом которог-о и вторым входом коммутатора включены последовательно соединенные дешифратор и И -разр дный сумматор по mod Я i выходы коммутатора, соединены соответственно с блоком сравнени  и входными зажимами эталонного и испытуемого логического блока, к выходным зажимам которых подключены третий и четвертый входы коммутатора. Источники информации, прин тые во внимание при экспертизе: 1. Патент США № 36146О8,кл. 32473 , 1971 (прототип).
    Г
SU752302472A 1975-12-15 1975-12-15 Устройство дл испытани логических блоков SU551573A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU752302472A SU551573A1 (ru) 1975-12-15 1975-12-15 Устройство дл испытани логических блоков

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU752302472A SU551573A1 (ru) 1975-12-15 1975-12-15 Устройство дл испытани логических блоков

Publications (1)

Publication Number Publication Date
SU551573A1 true SU551573A1 (ru) 1977-03-25

Family

ID=20641673

Family Applications (1)

Application Number Title Priority Date Filing Date
SU752302472A SU551573A1 (ru) 1975-12-15 1975-12-15 Устройство дл испытани логических блоков

Country Status (1)

Country Link
SU (1) SU551573A1 (ru)

Similar Documents

Publication Publication Date Title
US3924181A (en) Test circuitry employing a cyclic code generator
US4498174A (en) Parallel cyclic redundancy checking circuit
US5422891A (en) Robust delay fault built-in self-testing method and apparatus
WO1987000292A1 (en) On chip test system for configurable gate arrays
US3567916A (en) Apparatus for parity checking a binary register
US4713605A (en) Linear feedback shift register for circuit design technology validation
JPS6232511B2 (ru)
SU551573A1 (ru) Устройство дл испытани логических блоков
US3787669A (en) Test pattern generator
US4551838A (en) Self-testing digital circuits
US3056108A (en) Error check circuit
JPS59122972A (ja) 論理回路試験装置
SU696510A1 (ru) Генератор псевдослучайных кодов
KR900005474A (ko) 개량된 검사 회로
SU1529224A1 (ru) Устройство дл контрол кода на четность
SU1705876A1 (ru) Устройство дл контрол блоков оперативной пам ти
KR100219041B1 (ko) 롬을 자체 테스트하기 위한 방법
SU1667069A1 (ru) Микропрограммное устройство управлени
SU1173415A1 (ru) Устройство дл статистического контрол логических блоков
SU1233156A2 (ru) Устройство дл контрол цифровых блоков
SU951301A1 (ru) Генератор псевдослучайных кодов
SU922773A1 (ru) Устройство дл функционального контрол больших интегральных схем
SU767743A1 (ru) Генератор псевдослучайных кодов
SU1223233A1 (ru) Устройство дл контрол однотипных логических узлов
SU1367015A1 (ru) Устройство дл контрол логических блоков