SU767743A1 - Генератор псевдослучайных кодов - Google Patents

Description

(54) ГЕНЕРАТОР ПСЕВДОСЛУЧАЙНЫХ КОДОВ

I

Изобретение относитс  к области вычислительной техники и предназначено дл  использовани  в системах контрол  и диагностики электронных цифровых блоков ЭВМ.

Известен генератор псевдослучайной последовательности кодов, примен мый дл  формировани  и подачи входных воздействий на провер емый цифровой блок и обеспечивающий совместно со счетчиком выходных реакций блока большую, чем существующие тестовые методы, полноту контрол  при существенно меньшей трудоемкости подготовки исходной программы проверки.

Этот генератор содержит сдвиговый регистр с цеп ми обратной св зи и обеспечивает формирование псевдослучайных двоичных последовательностей с веро тностью получени  в них единичного сигнала, равной 0,5. Однако применение генератора в цел х контрол  ограничено в основном комбинационными схемами. Реальные же цифровые блоки дл  обеспечени , корректного своего проведени  требуют строго определенных временных соотношений между сигналами на информационных входах и входах. синхронизации различных многоуровневых регистровых и пересчетных схем, охваченных общими обратными св з ми, а также временного разнесени  сигналов в других цеп х, подверженных различного рода критическим ситуаци м, например, RS-ситуаци м, заключающимс  в неопределенности конечного состо ни  триггера при одновременном сн тии сигналов установки с его R- и Sвходов . С другой стороны, дл  уменьшени  времени контрол  всех внутренних состо ний таких блоков необходима возможность изменени  веро тностей сигналов на выходах генератора. Так дл  контрол  старших разр дов счетчика необходимо, чтобы веро тность его сброса была задана меньшей, чем веро тность сигнала на его счетном входе 1. Указанные задачи в насто щее врем 

15 решаютс  путем выборочной коммутации выходов нескольких специализированных генераторов псевдослучайных кодов, кодов Гре , генераторов синхронизирующих импульсов и т. п. на входы контролируемого блока при помощи механического или элект20 ронного коммутатора, либо примен ютс  специальные переходные вставки дл  каждого типа блоков.. Однако все эти решени  требуют больших затрат вследствие того. ЧТО номенклатура выпускаемых цифровых блоков и число их внешних контактов достигают нескольких сотен, и дл  разных типов блоков отсутствует повтор емость в соответствии номеров внешних контактов типа заведенных на них внутренних цепей блока 2. Известен также генератор псевдослучайных последовательностей импульсов с перестраиваемой веро тностью по влени  единицы на каждом из его выходов. Этот генератор  вл етс  прототипом предлагаеМОРО генератора испытательных кодов и сбдержит основной регистр с цепью обратной св зи и регистр маски 3. Однако за счет маскировани , т. е. блокировки состо ни  любого из разр дов основного регистра, в данном генераторе возможно получение дополнительно лишь нулевого и единичного значений веро тностей по влени  единицы на его выходах. При этом дл  сохранени  числа активных триггеров основного регистра необходимы эле-менты И или ИЛИ дл  обхода блокируемых триггеров и подключени  к нему такого же числа триггеров дополнительного регистра. Кроме того, в таком генераторе невозможно получение сихронизирующих и других, так называемых, псевдоциклических импульсов с гарантированным взаимным разнесением их фронтов, что крайне необходимо дл  достоверного контрол  цифровых блоков. Целью изобретени   вл етс  расширение функциональных возможностей генератора за счет изменени  веро тностных и времен .ных параметров генер 5руемых им кодов. Дл  достижени  поставленной цели в известный генератор псев;1,ослучайных кодов, содержащий регистр маски, регистр с обратной св зью, введены блок синхронизации, блок пам ти, преобразующий регистр и выходной регистр, выходы которого  вл ютс  выходами генератора, перва  группа входов выходного регистра соединена с выходами регистра маски соответственно, а втора  группа входов выходного регистра объединена со входами регистра маски и подключена к группе выходов блока пам ти соответственно и- соединена с первой группой входов преобразующего регистра соответственно , втора  группа входов которого соединена с выходами регистра с обратной св зью соответственно, выходы преобразующего регистра соединены со входами блока пам ти соответственно, синхронизирующие входы всех регистров и блока пам ти соединены с выходами блока синхронизации соответственно . На чертеже приведена структурна  схема предлагаемого генератора кодов. Генератор содержит выходной регистр 1, имеющий с целью совмещени  во времени процессов выдачи синхроимпульсов и формировани  очередного псевдослучайного кода входы поразр дного разрешени  записи соединенные с соответствующими выходами регистра маски 2, блок пам ти 3 дл  формировани  опорных циклических последовательностей , преобразующий регистр 4, состо щий из элементов ИЛИ 5 и 1К.-триггеров 6, дл  преобразовани  равномерного распределени  псевдослучайных кодов, формируемых в регистре 7 с обратной св зью, и блок синхронизации 8. Разр дность всех регистров и блока пам ти 3 определ етс  необходимым числом одновременно генерируемых двоичных разр дов и обозначаетс  через (t. Выходы блока пам ти 3 соединены с соответствующими входами выходного регистра и регистра маски 2, а информационные входы - соответственно с выходами 1К-триггеров 6 преобразующего регистра 4, у каждого из которых одна пара I- и К-входов соединена с выходом блока пам ти 3, друга  - через элемент ИЛИ 5 - с выходом регистра 7, а шины управлени  по третьим I- и К-входам 1К-триггеров и ,по вторым входам элементов ИЛИ 5, а также шины начальной установки преобразующего 4 и 7 регистров, шины синхронизации всех четырех регистров и шины управлени  блока пам ти 3 соединены с выходами блока синхронизации 8. В исходном состо нии преобразуюший регистр 4 сброшен в нулевое состо ние. При единичном уровне на шине управлени  элементов ИЛИ 5 и блокировки выборки блока лам ти 3 из блока 8, на выходах элементов ИЛИ 5 и блока пам ти 3 поддерживаетс  единичный уровень. При этом через шины управлени  третьих 1-входов Щ-триггеров 6 по отрицательным фронтам на шинах их синхронизации в регистр 4 последовательно занос тс  и затем переписываютс  в блок пам ти 3 коды, необходимые дл  последующего формировани  основной циклической последовательности. После пуска процесс генерации каждого очередного п -разр дного испытательного, так называемого, псевдоциклического кода происходит за один цикл работы генератора, состо щего из двух основных фаз: фазы получени  псевдослучайного кода с заданными веро тност ми единиц и нулей в каждом L-OM его разр де и фазы получени  его маски, определ ющей те разр ды выходного регистра 1, по которым в данном цикле произойдет запись полученного псевдослучайного кода. Фазы выполн ютс  соответственно за 5 и шрабочих тактов генератора. В каждом такте происходит формирование очередного значени  всех п. двоичных последовательностей путем последовательного - в первой фазе и выборочного - во второй фазе пор дка обращени  к п. -разр дным  чейкам блока пам ти 3 и формирование очередного псевдослучайного разр дного кода в регистре 7, дл  чего на его шину синхронизации подаетс  положительный импульс. Кроме того , в тактах первой фазы такие же импульсы подаютс  на шины сиихронизации преобразующего 4 и выходного

1регистров, а также на шины управлени  1-входов 1К-триггеров 6, а на шинах управлени  элементов ИЛИ 5 и К-входов IKтриггеров 6 поддерживаетс  нулевой уровень. При этом в каждом, предварительно сброшенном в начале фазы по шине начальной установки, L-OM 1К-триггере 6 накапливаетс  дизъюнкци  логических произведений, поступаюших Б каждом такте на его I -входы очередных значений 1-ой последовательности иЬ-ой псевдослучайной последовательности, снимаемой с выхода i-ro элемента ИЛИ 5. Веро тность сохранени  нулевого состо ни  в 1-ом 1К-триггере 6 при этом будет равна Р, где Я 0,5 - веро тность по влени  нул  в 1--ОЙ псевдослучайной последовательности , К S количество единиц-в и-ой последовательности .

Дл  получени  значений веро тностей, равных (1 ), требуетс  дополнительный (S + 1)-ый такт сложени  по модулю 2 содержимого 1К-триггеров 6 с единичными значени ми соответствующих последовательностей . Положительный импульс в этом случае выдаетс  также на шины управлени  элементов ИЛИ 5 и К-входов 1К-триггеров 6.

Одновременно с этим, в течение первой фазы происходит запись последовательных значений последовательности в те разр ды выходного регистра, на входы поразр дного разрешени  записи которых с соответствующих выходов регистра маски 2 подаетс  нулевой уровень. Это дает возможность между тактами выдачи псевдоциклических испытательных кодов подавать на провер емый цифровой блок различные S-тактные синхроимпульсы. Дл  этого в регистр маски

2из блока пам ти 3 перед выполнением первой фазы необходимо занести соответствующую маску синхроимпульсов.

В начале второй фазы полученный псевдослучайный код запоминаетс  в свободной  чейке блока пам ти 3, регистр 4 сбрасываетс  и затем выполн етс  tri. тактов дл  формировани  л-разр дной маски этого кода . При этом циклы, в которых разрешаетс  перепись полученного кода в i -ый разр д выходного регистра 1, могут быть заданы повтор ющимис  с периодом 1 с номерами отсчета относительно начального цикла каждого периода, равными одному или нескольким гп.-разр дным 1--НЫМ числам, где Г - основание системы счислени  и обычно и.Дл  этого область пам ти соответствующих значений всех ОЦП разбита соответственно на тзон по г «.-разр дных, перенумерованных от нул  до (f - 1)  чеек в каждой зоне, и каждое такое число кодируетс  нул ми в U-OM разр де тех m  чеек, номера которых равны соответствующим цифрам этого числа. Оставшиес  после кодировани  всех чисел  чейки заполн ютс  единицами. Общее количество- закодированных таким

образом номеров отсчета дл  каждого i--ro разр да равно произведению числа единиц по этому разр ду в каждой из зон блока пам ти 3, а наличие нулей или наоборот единиц одновременно во всех  чейках 1-го разр да разрещает или соответственно запрещает запись нового псевдослучайного кода в I -ый разр д выходного регистра 1 во всех циклах.

Формирование очередного значени  всех последовательностей происходит путем чте0 ни  в каждом такте второй фазы содержимого одной из  чеек каждой зоны, причем номера выбираемых л  чеек равны значени м соответствующих разр дов некоторой/йразр дной г -ной переменной, периодически принимающей в каждом очередном цикле последовательные от нул  до ( 1) значени . Одновременно с этим, в каждом такте на шины управлени  элементов ИЛИ 5 и Iвходов 1К-триггеров 6, а также на шины синхронизации регистра 4 поступают поло0 жительные импульсы. Образующийс  при этом в регистре 4 код маски представл ет собой поразр дную дизъюнкцию тм-значений последовательностей и содержит нули в тех разр дах, дл  которых значение т-разр дной переменной в данном цикле совпало с ко5 дом одного из закодированных в соответствующих разр дах блока пам ти 3 чисел. В конце второй фазы код маски заноситс  через блок пам ти 3 в регистр маски 2 и управл ет записью в выходной регистр 1 полученного

0 в конце первой фазы и хран щегос  в блоке пам ти 3 псевдослучайного кода.

В результате многократного циклического повторени  описанного процесса в каждом цикле генератора на любых его выходах возможно формирование необходимых мно5 гоактивных последовательностей синхроимпульсов или псевдоциклических двоичных последовательностей с регулируемыми веро тност ми единиц и нулей и заданными моментами возможного изменени  логических уровней в каждой из них.

0

При использовании данного генератора в системах контрол  удаетс  исключить вли ние некорректных входных воздействий на провер емый цифровой блок, в том числе задать необходимый детерминированный

1 режим работы функционально наиболее важных его цепей, таких как .цепи синхронизации , сдвига, начальной установки и т. п. С другой стороны, сочетание детерминированных и статистических характеристик испытательных кодов обеспечит более пол0 ный и достоверный контроль по сравнению с другими генераторами и тестовыми методами . Например, анализ только одного процессора ЭВМ М-400 показал, что при помощи предлагаемого генератора можно проконтролировать все 100% его цифровых блоков, в то врем  как прототип обеспечивает контроль лишь блоков без глобальных обратных св зей и многоуровневых

Claims (3)

1. регистровых структур, составл ющих 68% общего числа всех блоков. ,При этом,за счет регул рной структуры небольшого пор дка двух байт на разр д, объема сверхоперативной пам ти (составл ющей при использований микросхем средней степени интеграции 5% всех аппаратурных затрат) и совмещени  во времени процессов формировани  псевдослучайных и выдачи синхронизирующих импульсов, предлагаемый генератор имеет равные с прототипом аппаратурные затраты и быстродействие . . Испытани  опытного образца генератора подтвердили работоспособность его конструШийг; ; - -,„.™:,:.. Формула изобретени  Генератор псевдослучайных кодов, содержащий регистр маски и регистр с обратной св зью, отличающийс  тем, что, с целью расщирени  функциональных возможностей генератора за счет изменени  веро тностных и временных параметров генерируемых им кодов, он содержит блок

   1.

   11

   . -

   .фЧ/ - 1, S - -

   п синхронизации, блок пам ти, преобразующий регистр и выходной регистр, выходы которого  вл ютс  выходами генератора, перва  группа входов выходного регистра соединена с выходами регистра маски соответственно , а втора  группа входов выходного регистра объединена со входами регистра маски и подключена к группе выходов блока пам ти соответственно и соединена с первой группой входов преобразующего регистра соответственно, втора  группа входов которого соединена с выходами регистра с обратной св зью соответственно, выходы преобразующего регистра соединены со входами блока пам ти соответственно, синхронизирующие входы всех регистров и блока пам ти соединены с выходами блока синхронизации соответственно. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 468231, кл. G 06 F 1/02, 1973.
2. 2.Патент Франции № 2163442, кл. G 06 F 15/00, 1973.
3. 3.Авторское свидетельство СССР по за вке № 2340415/18-24, кл. G 06, F 1/02, 1976 (прототип).