SU1001182A1 - Устройство дл контрол оперативной пам ти - Google Patents

Description

Изобретение относитс  к запоминающим устройствам.

Известно устройство дл  контрол  оперативной пам ти, содержадее схему пуска, регистр числа, счетчик адресов , счетчик циклов, дешифратор цикт : лов, два дополнительных счетчика, схему сравнени , схему регистрации, элемент И и схему осЛганова Ql.

Недостатком этого устройства  вл етс : невысока  достоверность контрол .

Наиболее близким к предлагаемому по технической сущности  вл етс  устройство дл  контрол  оперативной пам ти, содержащее первый счетчик, регистр числа и блок управлени , подключенные к выходным шинам устройства , счетный триггер и формирователь импульсов, элемент И, основные коммутаторы , полусумматор, дополнительные коммутаторы, второй и третий счетчики С2.

Недостатком данного устройства  вл етс  невысока  .достоверность конт- . рол , поскольку тест Дождь не провер ет взаимовли ни   чеек, в которых. записаны разр ды одного слова, так как во всех разр дах одного слова записываетс  одинакова  информаци ,

полнота же проверки взаимовли ни   чеек между разр дами одного слова тестом Адресный код не определена. .Цель изобретени  - повышение достоверности контрол .

Поставленна  цель достигаетс  тем, что в устройство дл  контрол  оперативной пам ти, содержащее блок управлени , регистр числа, элемент И,

10 счетный триггер, формирователь импу льсов , ocHOBHbie и дополнительные коммутаторы , сумматор по модулю два и счетчики, причем выходы регистра числа и первого счетчика, выход элемен-

15 та И, и первый выход блока управлени   вл ютс  выхода а1 устройства, выход элемента И подключен к входу первого счетчика, один из выходов которого соединен с первым и второлм входами

20 счетного триггера, выход которого подключен к входу второго счетчика, первым входом сумматора по модулю два и формировател  импульсов, выход которого соединен с инверсным входом ,

25 элемента И, второй выход блока управлени  соединен с. пр мым входом элементаИ , вторым входом формировател  импульсов, третьим входом счетного триггера .и входом третьего счетчика,

Claims (2)

1. 30 один из выходов которого подключен к второму входу сумматора по модулю два, выходы основных коммутаторов соединены соответственно с одним из входов регистра числа, другие входы которого подключены к третьеглу выходу , блока .управлени , четвертый выход которого соединен с одними из управл ющих входов основных комглутаторов, одни из информационных входов которых подколочены соответственно к выходам дополнительных коммутаторов, управл ющие и информационные входы которых соединены соответственно с выходами второго и третьего счетчиков, введены регистр сдвига, группа элементов И, группа элементов ИЛИ и элемент задержки , вход которого соединен с выходом сумматора по модулю два, а выход с первыми входами элементов И группы первыми входами элементов ИЛИ группы и информационным входом регистра сдвига, вход синхрониза;ции которого подключен к выходу формировател  импульсов , выходы регистра сдвига соединены с вторыми входами элементов И группы и вторыми входами элементов ИЛИ группы, выходы которых и выходы элементов И группы подключены, соответственно к другим информационным входам основных коммутаторов, другие управл ющие входы которых соединены с одним из выходов второго счетчика.. На чертеже изображена функциональна  схема предлагаемого устройства. Устройство содержит блок 1 управлени  с первым выходом 2, регистр 3 числа, выполненный на триггерах 4, первый счетчик 5, имеющий разр дност 11 Bogs А Ч где количество адресов/ счетный триггер б, формирователь 7. импульсов, элемент И 8, второй 9 и третий 10 счетчики, сумматор 11 по модулю два, основные 12 и дополнител ные 13 ког1мутаторы, контролируемое устройство. 14 оперативной пам ти, второй выход 15 блока управлени , вы ход 16 элемента И, четвертый выход 1 блока управлени  и другие управл ющие входы 18 основных коммутаторов. Устройство содержит также регистр 19 сдвига, элемент 20 задержки, груп пу элементов И 21 и- группу элементов Или 22, количество которых равно N, где N - количество разр дов провер емой оперативной пам ти. 1 Устройство работает следую(дим образом . ; Сигнал с выхода 17 блока 1 обусло ливает выбор коммутаторами 12 одного из двух примен емых в устройстве контрольных тестов : Адресный код Или модифицированный Дождь. При работе устройства в режиме форМирова Ни  теста .г дресный код в исходном состо нии все элементы устройства Обнулены. При этом источником информации , записываемой в регистр 3,  вл ютс  разр ды счетчика 10. При нажа-: тии кнопки Пуск в блоке 1 начинает вырабатыватьс  т.актова  последовательность импульсов. В первом подцикле на вход регистра 3 подаетс  информаци  с определенных разр дов счетчика 10. Счетчик 9 по истечении первого подцикла Перебрасываетс  в следующее состо ние сигналом с выхода триггера б..В. результате этого через коммутаторы 13 на вход регистра 3 поступает информаци  с других выходов сч.етчика 10, т. е . происходит перемешивание, информации, .записываемой в оперативную пам ть. В каждом последующем подцикле происходит дальнейгаее переключение коммутаторов 13 и дальнейшее перемешивание информации на входе регистра 3. Количество подциклов определ етс  разр дностью счетчика 9 и количеством управл ющих входов ком лyтaтopoв 13, В режиме формировани  теста модифицированный Дождь после запуска устройства коммутаторы 12 подключают к входу регистра 3 выходы элементов И 21 либо выходы элементов ПЛИ 22 в зависимости от управл ющего ш/шульса на входах 18, поступающего с выхода счетчика 9. В исходном состо нии все элементы устройства, обнулены ( цепи обнулени  не показаны 7 и сигнал О на входах 18 коммутаторов 12 подключает к входу регистра 3 выходы элементов И 21. Блок 1 вырабатывает тактовую последовательность импульсов на выходе 15. В первом подцикле счетчики 5 и 10 работают синхронно от одних и тех же тактовых импульсов блока 1. При этом на входах сумматора 11 коды - одинаковые, а на его выходе - низкий уровень. -По окончании подцикла формирователем 7 выдел етс  задний фронт импульса с выхода триггера б и на элементе И 8 происходит запрет продвижени  одного тактового импульса в счетчик 5. В результате второй подцикл в счетчике 5 заканчиваетс  на один такт позже, чем в счетчике 10, и сумматор 11 фиксирует неравнозначность в конце второго подцикла . Импульс 1 с выхода сумматора 11 длительностью в один период тактовой последовательности задерживаетс  элементом 20 задержки также на один период и импульсом с формиро-вател  7 записываетс  в первый разр д регистра 19, в остальных разр дах которого по-прежнему записаны О. В этом же подцикле импульсом с выхода формировател  7 запрещаетс  на элементе И 8 продвижение еще одного импульса тактовой последовательноети к счетчику 5. На первом из элементов И 21 происходит логическое умножение импульсов 1, поступающих с выходов элемента 20 задержки и с первого разр да регистра 19, а чер коммутаторы 12 в регистр 3 записываетс  1 в первый разр д и О во все остальные. Соответственно неравнозначность ф сируетс  в двух последних адресах третьего подцикла. Задержанный на один период импульс 1 с выхода су матора 11 длительностью уже в два периода тактовой последовательности через элемент 20 задержки поступае на входы элементов И 21, Поскольку первом разр де регистра 19 была за сана 1 еще во втором подцикле, то в предпоследнем адресе в регистр 3 записываетс  1 ,в первый разр д и в остальные. В последнем адресе импульс с формировател  7 переписывает 1 во второй разр д регистра 19, записав также 1 и в первый его разр д. Следовательно, в последнем адресе через элементы И и коммутаторы 12 записываетс  1 в первый и второй разр ды регистра 3. Возникает сдвиг записи 1 на один адрес между соседними разр дам записываемых чисел так называема  ступенька Аналогично в четверто подцикле в последнем адресе записываетс  1 уже в три младших разр да регистра 3 и т. д. Таким образом оперативна  пам ть; заполненна  в первом подцикле всеми нул ми ( начина  с последнего адреса}, постепенно заполн етс  в следующих подциклах единицами. Происходит процесс набегани  единиц (характерный дл  теста Дождь) дл  каждого разр да оперативной пам ти, однако это .заполнение происходит со сдвигом на один адрес дл  соседних разр дов. Дл  совокупности всех разр дов oneративной пам ти происходит процесс набегани  лестницы. Таким образом тест типа: Дождь преобразуетс  в., модифицированный Дождь, позвол ющий провер ть взаиморли ние соседнкк разр дов записываемых чисел, чт повьвпает достоверность .контрол  опе ративной пам ти.Когда , пройдет А подциклов, коды на входе сумматора 11 будут инверсными . Первый разр д оперативной пам ти заполн етс  1 в(А-1)-м адресе , второй - в (А-2)-м адресе, третий -в (А-З)-м адресе и т. д. Счетчик 9 подключает через коммутато1ил 12 к входу регистра 3 выходы элемен тов ИЛИ 2, В следующие А подциклов код единиц смен етс  кодом нулей. Однгисо из-за нгшичи  регистра 19 сдвига и элемента.20 задержки в пер вый разр д оперативнбй пам ти записываетс  О в At-Z) -м адресе, во второй - в ( -м адресе и т. д. Полна  проверка оперативной пам ти происходит за (2АЧ-Н+1 подциклов. Технико-экономическое преимущество Предлагаемого устройства заключает- , с  в его более высокой по сравнению с прототипом достоверности контрол  оперативной пам ти. Формула изобретени  Устройство дл  контрол  оперативной Пам ти, содержащее блок управлени , регистр числа, элемент И, счетный триггер, формирователь имгпульсов , основные и дополнительные коммутаторы, сумматор по модулю два и счетчики, причем выходы регистра числа и первого счетчика, выход элемента И и первый выход блока управлени   вл ютс  выходами устройства, выход элемента И подключен к входу первого счетчика, один из выходов Iкоторого соединен с первым и вторым входами счетного триггера, выход которого подключен к входу второго счетчика, первым входом сумматора по модулю два и формировател  импульсов, выход которого соединен с инверсным входом элемента И, второй выход блока управлени  соединен с входом элемента И, вторым входом формировател  импульсов, третьим входом счетного триггера и входом третьего счетчика, один из выходов которого подключен к второму входу сумматора по модулю два, выходы основных коммутаторов соединены соответственно с одними из входов регистра числа, другие входы которого подключены к третьему выходу блока управлени , четвертый выход которого соединен с одними из управл ющих входов основных коммутаторов, одни из информационных входов которых подключены соответственно к выходам дополнительных коммутаторов , управл ющие и информационные входы которых соединены соответственно с выходами второго и третьего счетчиков, о т л и чда ющ е е с   тем, что, с целью повышени  достоверности контр.ол , в него введены регистр сдвига, группа элементов И, группа элементов ИЛИ и элемент задержки, вход которого соединен с выходом сумматора по модулю два, а выход - с первыми входами элементов И группы, первыми входами элементов ИЛИ группы и информационным входе регистра сдвига, вход синхронизации которого подключен к выходу формировател  импульсов, выходы регистра сдвига соединены с вторыми входами элементов И группы вторыми входами элементов ИЛИ группы , выходу которых и.выходы элеменов И группы подключены соответственно к другим информационным входам осовных коммутаторов, другие управ ющие входы котоЕ«х соединены с одним из выходов второго счетчика . Источники информации, , прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 443414, кл. G 11 С 29/00, 1972.
2. 2.Авторское свидетельство СССР № 547837, кл. G 11 С 29/00, 1975 , (прототип).