SU1129656A1 - Устройство дл контрол пам ти - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПАМЯТИ, содержащее блок управлени , формирователь тестовых сигналов, формирователь адресных сигналов, формирователь сигналов записи и считывани , регистр числа, блок сравнени , блок останова, блок местного управлени , первый счетчик, причем первый, второй, третий, четвертый, п тый и шестой выходы блока управлени  подключены соответственно к первым входам формировател  тестовых сигналов, формировател  сигналов записи и считывани , первого счетчика, формировател  адресных сигналов блока сравнени  и блока останова, вход. блока управлени  подключен к выходу блока местного управлени , первый выход формировател  тестовых сигналов подключен к второму входу блока сравнени , третий вход и выход которого соединены соответственно с первым выходом регистра числа и вторым входом блока останова, выход которого подключен к первому входу блока местного управлени , первый выход первого счетчика соединен с вторым входом формировател  адресных сигналов, а второй выход первого счетчика подключен к вторым входам формировател  тестовых сигналов и формировател  сигналов записи и считывани , третий вход формировател  тестовых сигналов соединен с вторым выходом регистра числа, вход которого  вл етс  входом устройства, второй выход формировател  тестовых сигналов , выход формировател  сигналов записи и считывани  и первый выход формировател  адресных сигналов  вл ютс  выходами устройства, отличающеес  тем, что, с целью расширени  области применени  за счет формировани  режима прерывани  дл  определени  области работоспособности контролируемой пам ти, оно содержит блок 8 $ свертки по модулю два, второй и третий (Л счетчики, блок сравнени , триггер, причем второй выход формировател  адресных сигналов соединен с первым входом блока свертки по модулю два, второй вход которого подключен к выходу третьего счетчика, вход которого соединен с первым выходом триггера , второй выход которого подключен к второму входу блока местного управлени , выход блока свертки по модулю два подключен к первым входам триггера и второго счетчиto ка, выход которого соединен с первым выхосо дом блока сравнени , выход которого подО5 ключен к второму входу триггера, вторые входы второго счетчика и блока сравнени  СП и. третий вход триггера соединены соответст05 венно с седьмым, восьмым и дев тым выходами блока управлени .

Description

Изобретение относитс  к запоминающим устройствам (ЗУ), в частности к устройствам дл  контрол  ЗУ.

Известно устройство, позвол ющее реализовать провер ющие тесты, .определ ющие сохранность информации по данному адресу при обращении к другим адресам, что позвол ет эффективно использовать его дл  контрол  полупроводниковой пам ти 1. Однако известное устройство не позвол ет обеспечить возможность регенерации содержимого запоминающих  чеек при контроле динамической оперативной пам ти.

Наиболее близким техническим рещением к изобретению  вл етс  устройство дл  контрол  пам ти, содержащее формирователь тестовых сигналов, формирователь сигналов записи и считывани , блок останова, схему сравнени , регистр числа, блок управлени , триггер, первый и второй регистры адреса, блок местного управлени  и коммутатор, причем входы регистров адреса подключены соответственно к первому и второму выходам блока управлени , а выходы - к одним из входов коммутатора, вход формировател  тестовых сигналов соединен с третьим выходом блока управлени , а выходы соединены соответственно с одним из входов регистра числа и первыми входами схемы сравнени  и формировател  сигналов записи и считывани , вторые входы которых подключены соответственно к выходу регистра числа и первому выходу блока местного управлени , второй выход и вход которого подключены соответственно к входу блока управлени  и выходу блока останова, вход которого соединен с выходом схемы сравнени , четвертый выход блока управлени  подключен к входу триггера, третий регистр адреса, элементы И, элемент НЕ и формирователь сигналов регенерации, входы которого подключены соответственно к третьему выходу блока управлени , а первый выход соединен с входом элемента НЕ и одним из входов первого элемента И, другой вход которого подключен к выходу триггера , входы третьего регистра адреса подключены соответственно к второму выходу формировател  сигналов регенерации и щестому выходу блока -управлени , а выход соединен с Ъдним из элементов НЕ и третьим входом формировател  сигналов записи и считывани , выходы элементов И подключены к другим входам коммутатора.

В этом устройстве обеспечена возможность регенерации содержимого запоминающих  чеек при. контроле динамической пам ти с паспортным значением периода регенерации Трет... содержимого запоминающих  чеек 2.

Недостатком данного устройства  вл етс  отсутствие возможности формировани  режима прерывани  по признаку с переменной длительностью паузы между обращени ми к соседним столбцам матрицы накопител  динамического оперативного ЗУ, что не позвол ет определить запас работоспособности ЗУ.

5 Цель изобретени  - расщирение области применени  устройства контрол  за счет формировани  режима прерывани  дл  определени  области работоспособности (ОР) контролируемой пам ти.

Поставленна  цель достигаетс  тем, что

10 в устройство дл  контрол  пам ти, содержащее блок управлени , формирователь тестовых сигналов, формирователь адресных сигналов, формирователь сигналов записи и считывани , регистр числа, блок сравне15 ни , блок останова, блок местного управлени , первый счетчик, причем первый, второй, третий, четвертый, п тый и шестой выходы блока управлени  подключены соответственно к первым входам формировател  тестовцх сигналов, формировател  сигналов записи

20 и считывани , первого счетчика, формировател  адресных сигналов, блока сравнени  и блока останова, вход блока управлени  подключен к выходу блока местного управлени , первый выход формировател  тесто5 вых сигналов подключен к второму входу блока сравнени , третий вход и выход которого соединены соответственно с первым выходом регистра числа и вторым входом блока останова, выход которого подключен к первому входу блока, местного управлени ,

30 первый выход первого счетчика соединен с вторым входом формировател  адресных сигналов, а второй выход первого счетчика подключен к вторым входам формировател  тестовых сигналов и формировател  сигналов записи и считывани , третий вход формировател  тестовых сигналов соединен с вторым выходом регистра числа, вход которого  вл етс  входом устройства, второй выход формировател  тестовых сигналов, выход формировател  сигналов записи и

0 считывани  и первый выход формировател  адресных сигналов  вл ютс  выходами устройства , введены блок свертки по модулю два, второй и третий счетчики, блок сравнени , триггер, причем второй выход формировател  адресных сигналов соединен с первым входом блока свертки по модулю два, второй вход которого подключен к выходу третьего счетчика, вход которого соединен с первым выходом триггера, второй выход которого подключен к второму входу 50 блока местного управлени , выход блока свертки по модулю два подключен к первым входам триггера и второго счетчика, выход которого соединен с первым выходом блока сравнени , выход которого подключен к второму входу триггера, вторые входы второго

55 счетчика и блока сравнени  и третий вход триггера соединены соответственно с седьмым , восьмым и дев тым выходами блока управлени .

На фиг. 1 изображена структурна  схема предложенного устройства дл  контрол  пам ти; на фиг. 2 - функциональна  схема блока управлени ; на фиг. 3 - то же, формировател  тестовых сигналов; на фиг. 4 - то же, формировател  адресных сигналов; на фиг. 5 - то же, формировател  сигналов записи и считывани ; на фиг. 6 - то же, блока сравнени ; на фиг. 7 - то же, блока останова; на фиг. 8 - то же, блока местного управлени .

Устройство дл  контрол  пам ти (фиг. 1) содержит блок управлени  1, формирователь тестовых сигналов 2, первый счетчик 3, формирователь адресных сигналов 4, формирователь сигналовзаписи и считывани  5, регистр числа б, блок сравнени  7, блок останова 8, блок местного управлени  9, блок свертки по модулю два 10, второй счетчик 11, дополнительный блок сравнени  12, триггер 13, третий счетчик 14.

Вход и выходы устройства контрол  подключены к контролируемому ЗУ 15.

Блок управлени  1 (фиг. 2) состоит из регистра сдвига 16, генератора 17, триггера 18, лицевой панели 19, регистра сдвига 2D, счетчика 21, элемента И 22, триггеров 23-28.

Формирователь тестовых сигналов 2 (фиг. 3) состоит из счетчиков 29 и 30, регистра 31 и мультиплексора 32.

Формирователь адресных сигналов 4 (фиг. 4) состоит из мультиплексоров 33, 34 и дешифратора 35.

Формирователь сигналов записи и считывани  5 (фиг. 5) состоит из триггеров 36, 37 и элемента И 38.

Блок сравнени  7 (фиг. 6) состоит из схемы сравнени  39, селектора 40 и селектора 41.

Блок останова 8 (фиг. 7) состоит из регистра 42 и мультиплексора 43.

Блок местного управлени  9 (фиг. 8) состоит из элемента ИЛИ 44 и триггера 45.

Устройство работает следующим образом.

Генератор 17 блока управлени  1 запускаетс  одновременно с включением электропитани  на лицевой панели управлени  19. Опорна  частота с генератора 17 поступает на сдвиговый регистр 20. При поступлении установочного сигнала- с лицевой панели управлени  19 на вход регистра 20 в нем осуществл етс  запись начального кода, т. е. запись единицы в первый разр д и нулей во все остальные разр ды. По окончании установочного сигнала под воздействием опорной частоты с генератора 17 в регистре 20 осуществл етс  посто нный циклический сдвиг единицы в сторону старщего разр да. Таким образом на выходах сдвигового регистра 20 по вл ютс  последовательности сдвинутых относительно друг друга синхроимпульсов. Синхроимпульсы с первого выхода регистра 20 поступают на синхровход сдвигового регистра 16, который осуществл ет сдвиг единицы в сторону старщих разр дов при по влении на его управл ющем входе сигнала с лицевой панели управлени  19. С по влением единицы на определенном выходе регистра 16 производитс  установка триггера 18 в единичное состо ние. Сигнал с выхода триггера 18 через элемент И 22 поступает на управл ющие входы триггеров 23-28. На выходах последних по вл ютс  синхросигналы, дли0 тельность и врем  по влени  которых определ ютс  последовательностью синхросигналов , поступающих на установочные входы этих триггеров с выходов сдвигового регистра 20.

Работа триггеров может блокироватьс  сигналом, поступающим из блока местного управлени  9 на второй вход элемента И 22. Код выбранного теста с лицевой панели 19 блока управлени  1 поступает в формирователь тестовых сигналов 2 на управ0 л ющие входы мультиплексора 32, с выхода которого информаци  поступает на запись в объект контрол  15 и на сравнение в блок сравнени  7. Работа счетчиков 29 и 30 и запись в регистр 31 осуществл етс  под

5 воздействием синхросигналов, поступающих с выхода триггера 23 блока управлени  1 на входы счетчиков 29, 30 и регистра 31. Данные дл  записи в регистр 31 задаютс  на лицевой панели 19 блока управлени  1. На.выход Е счетчика 29 поступает Сигнал

0 переноса с второго выхода счетчика адреса 3. а на вход Е счетчика 30 поступает разр д информации с второго выхода регистра числа 6. Сигнал установки с лицевой панели 19 блока управлени  1 поступает на вход R счетчика 29, устанавлива  его в нулевое

состо ние, и на вход S счетчика 30, устанавлива  его в единичное состо ние.

Счетчик адреса 3 под воздействием синхросигналов с выхода триггера 27 блока управлени  1 осуществл ет перебор адресов

0 контролируемого ЗУ 15. С первого выхода счетчика 3 т-разр дный код адреса поступает на группу входов А мультип.тексора 33 формировател  адресных сигналов 4. На группу входов В мультиплексора 33 поступает код адреса контролируемого ЗУ, устанавливаемый на лицевой панели управлени  19 блока управлени  1. Выбор группы А или В осуществл етс  сигналом управлени , поступающим на вход Е мультиплексора 33 с лицевой панели 19 блока управQ лени  1. С выхода мультиплексора 33 п разр дов кода адреса поступает на группу входов А мультиплексора 34, а гп-п разр дов кода адреса поступает на группу входов В мультиплексора 34. Причем 2п т. В зависимости от состо ни  синхросигнала, посту5 пающего на вход Е мультиплексора 34 с выхода триггера 24 блока управлени  1, в течение одного цикла обращени  в контролируемое ЗУ 15 с выхода мультиплексоpa 34 поочередно передаютс  n младших и n старших разр дов т-разр дного кода адреса.

Сигнал установки, поступаюший с лицевой панели 19 блока управлени  1 на входы R триггеров 36 и 37 формировател  сигналов записи и считывани  5, устанавливает эти триггеры в нулевое состо ние, тем самым устанавлива  режим записи информации в контролируемом ЗУ 15. Запись осуществл етс  по синхросигналу, поступающему на второй вход элемента И 38 с выхода триггера 25 блока управлени  1, при наличии сигнала логической «1 на инверсном выходе триггера 37. При выборе теста 1 сигнал логической «1 поступает с лицевой панели 19 блока управлени  1 на второй вход S триггера 37 формировател  сигналов записи и считывани  6. Таким образом, после переключени  триггера 36 в единичное состо ние триггер 37 по входу S устанавливаетс  в единичное состо ние. С инверсного выхода триггера 37 сигнал логического «О поступает на первый вход элемента И 38 и блокирует выдачу синхросигналов записи в контролируемое ЗУ 15. Таким образом устанавливаетс  режим чтени  информации из контролируемого ЗУ 15. При выборе теста 2 или теста 3 сигнал логической «1 поступает с лицевой панели 19 блока управлени  1 на второй вход V..триггера 37 формировател  сигналов записи и считывани  5. Совпадение сигналов логической единицы на входах триггера 37 переводит данный триггер в счетный режим, так как инверсный выход триггера соединен с входом .D. Таким образом, при выборе теста 2 или теста 3 и после переключени  триггера 36 в единичное состо ние устанавливаетс  режим чтени записи . Триггер 37 в этом режиме переключаетс  под воздействием синхросигналов, поступающих на вход С данного триггера. Считываема  информаци  из контролируемого ЗУ 15 записываетс  и хранитс  в регистре числа 6. Считанна  информаци  представл ет собой двак-разр дных слова. Первое кфазр дное слово с выхода регистра числа 6 поступает на вход В1 схемы сравнени  39 блока сравнени  7 и при любом тесте сравниваетс  с эталонной информацией поступающей на вход А1 схемы сравнени  39 из блока формировани  тестов 2. В случае несовпадени  считанной и эталонной информации на первом выходе схемы сравнени  39 по вл етс  сигнал ошибки, который поступает в блок останова 8. Второе к-разр дное слово с выхода регистра числа 6 поступает на вход В2 схемы сравнени  39 и на первый и второй элементы И селектора 40. При выборе первого или второго теста с лицевой панели 19 блока управлени  I сигнал ло нческой «1 поступает на элементы И селектора 41. В этом случае при несовпадении второго слова и эталонной информации сигнал ощибки с второго выхода схемы сравнени  39 поступает через выход селектора 41 в блок останова 8. На селекторе 40 производитс  проверка информации, содержащейс  в втором слове, на однородность. При выборе третьего теста на входы элементов. И селектора 41 поступает сигнал логического «О. В этом случае при неоднородности информации второго слова сигнал ошибки с выхода селектора 40 поступает через селектор 41 в блок останова 8.

В блоке останова 8 сигналы ошибок первого и второго слова поступают соответственно на входы D1 и D2 регистра 42. Запись в регистр осуществл етс  по синхросигналу,

5 поступающему на вход С регистра 42 с выхода триггера 26 блока управлени  1. На лицевой панели 19 блока управлени  1 можно установить следующие виды контрол : контроль первого слова, контроль второго слова; контроль первого и второго слов;

работа с ЗУ без контрол  информации. Соответствующий код с лицевой панели 19 блока управлени  1 поступает на вход Е мультиплексора 43. Выбранный результат контрол  информации с выхода мультиплексора 43

5 поступает на первый вход схемы 44 блока местного управлени  9. В случае по влени  на первом входе элемента ИЛИ 44 сигнала ощибки происходит установка триггера 45 в нулевое состо ние. Сигнал логического «О с выхода триггера 45 блока местного

0, управлени  поступает на первый вход элемента И 22 блока управлени  1, в результате чего происходит блокировка триггеров 23-27 по ошибке в считанной из объекта контрол  информации. Сигнал установки, поступающий с лицевой панели 19 блока

управлени  1 на вход R регистра 42, записывает нули в разр ды регистра, вследствие чего по описанной цепочке триггер 45 блока местного управлени  устанавливаетс  в единичное состо ние, и блокировка триггеров

0 23-27 снимаетс . При последовательном обходе  чеек контролируемого ЗУ 15 обращение к нему продолжаетс  до по влени  адреса последней  чейки первого столбца. После того, как будет сформирован и выдан в объект контрол  15 адрес последней  чейки

первого столбца накопител , с дешифратора 28 формировател  адресных сигналов 4 на второй вход блока свертки по модулю два 10 поступает код с выхода одноразр дного счетчика 14, который до этого момента

0 находилс  в обнуленном состо нии. Блок 10 производит сложение по модулю два кодов, поступивших на его входы. Результатом сложени   вл етс  сигнал, который, поступа  н.а первый вход триггера 13, установит его в состо ние, определ емое наличием на

5 его третьем входе сигнала, поступающего с лицевой панели 19 блока управлени  1. На втором выходе триггера 13 по вл етс  сигнал, который поступает на второй вход

элемента ИЛИ 44 блока местного управлени  9. На выходе триггера 45. по вл етс  сигнал логического «О, который блокирует выдачу в контролируемое ЗУ сигналов обращени , адреса и информации. Одновременно с установкой триггера 13 сигнал с выхода блока свертки по модулю два 10 поступает на вход счетчика паузы 11, который этим сигналом запускаетс  и отсчитывает длительность паузы. На второй вход счетчика паузы 11 поступают синхросигналы с триггера 28 блока управлени  1. Выход счетчика паузы 11 подключен к первому входу блока сравнени  12, который служит дл  получени  признака окончани  паузы. Длительность паузы измен етс  в пределах, необходимых дл  определени  области работоспособности контролируемого ЗУ и задаетс  кодом, поступающим на второй вход схемы сравнени  12 с выхода счетчика 21 блока управлени  1. При совпадении кодов, поступающих на входы схемы сравнени  12, сигнал сравнени  с выхода схемы поступает на второй вход триггера 13 и устанавливает его в исходное состо ние. На выходе триггера 13 по вл етс  сигнал инверсии прерывани , и блок местного управлени  9 снимет блокировку выдачи в контролируемое ЗУ сигналов обращени , адреса и информации , т. е. начинаетс  обход  чеек второго столбца накопител . С первого выхода триггера 13 сигнал поступает на одноразр дный

счетчик 14, который по этому сигналу вырабатывает код слагаемого и выдает его на второй вход блока свертки по модулю два 10, на выходе которого по вл етс  сигнал обнулени  счетчика паузы 11. Счетчик паузы 5 11 будет находитьс  в обнуленном состо нии до тех пор, пока на его первый вход не поступит сигнал запуска, который вырабатываетс  блоком свертки по модулю два 10 после поступлени  на его первый вход оче0 редного кода признака прерывани . После окончани  сигнала блокировки счетчик 21 блока управлени  1 увеличивает код длительности паузы на единицу.

Основным техническим преимуществом предлагаемого устройства по сравнению с

известным  вл етс  возможность формировани  режима прерывани  по признаку с переменной длительностью паузы между обращени ми к соседним столбцам матрицы накопител  динамического ЗУ. Этот режим

0 служит дл  определени  технологического запаса периода регенерации Трес....при изменении температуры. Устройство позвол ет проводить экспериментальное построение области работоспособности по функциональным тестам регенерации и определ ть характер изменени  области работоспособности во времени, что  вл етс  показателем качества и используетс  дл  оценки и прогнозировани  уровн  надежности контролируемого динамического ЗУ.

Фие. г

. 4

иъ 3

ue.5

иэ I

из1

Фие.В

Фиг.7

Bi

Claims (1)

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПАМЯТИ, содержащее блок управления, формирователь тестовых сигналов, формирователь адресных сигналов, формирователь сигналов записи и считывания, регистр числа, блок сравнения, блок останова, блок местного управления, первый счетчик, причем первый, второй, третий, четвертый, пятый и шестой выходы блока управления подключены соответственно к первым входам формирователя тестовых сигналов, формирователя сигналов записи и считывания, первого счетчика, формирователя адресных сигналов, блока сравнения и блока останова, вход, блока управления подключен к выходу блока местного управления, первый выход формирователя тестовых сигналов подключен к второму входу блока сравнения, третий вход и выход которого соединены соответственно с первым выходом регистра числа и вторым входом блока останова, выход которого подключен к первому входу блока местного управления, первый выход первого счетчика соединен с вторым входом формирователя адресных сигналов, а второй выход первого счетчика подключен к вторым входам формирователя тестовых сигналов и формирователя сигналов записи и считывания, третий вход формирователя тестовых сигналов соединен с вторым выходом регистра числа, вход которого является входом устройства, второй выход формирователя тестовых сигналов, выход формирователя сигналов записи и считывания и первый выход формирователя адресных сигналов являются выходами устройства, отличающееся тем, что, с целью расширения области применения за счет формирования режима прерывания для определения области работоспособности контролируемой памяти, оно содержит блок свертки по модулю два, второй и третий счетчики, блок сравнения, триггер, причем второй выход формирователя адресных сигналов соединен с первым входом блока свертки по модулю два, второй вход которого подключен к выходу третьего счетчика, вход которого соединен с первым выходом триггера, второй выход которого подключен к второму входу блока местного управления, выход блока свертки по модулю два подключен к первым входам триггера и второго счетчика, выход которого соединен с первым выходом блока сравнения, выход которого подключен к второму входу триггера, вторые входы второго счетчика и блока сравнения и. третий вход триггера соединены соответственно с седьмым, восьмым и девятым выходами блока управления.