SU1283859A1 - Устройство дл контрол блоков пам ти - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и предназначено дл  динамического функционального контрол  с заданным быстродействием запоминающих устройств с произвольной выборкой. Устройство может быть применено в контрольно-измерительных системах с повышенными требовани ми к достоверности контрол . В состав устройства вход т 6jiOK управлени , адресный счетчик, три мультиплексора , счетчик числа обращений, триггерV формирователь импульсных кодов , схема сравнени  и генератор псевдослучайных чисел. Работает устройство в четырех режимах: Запись тестов , Контроль ЗУ, Циклический контроль адресных формирователей, Контроль ЗУ случайными тестами. За счет использовани  генератора псевдослучайных чисел, мультиплексоров и счетного триггера устройство обес- печивает высокую достоверность и one- ративность контрол  на рабочей час- f тоте при небольших аппаратурных затратах . 3 ил.

Description

tNd

00

со

00

сд

о

11283859

Изобретение относитс  к запоминаю щим устройс.твам и может быть исполь- . зовано дл  динамического функционального контрол  с заданным быстродействием запоминающих устройств с произ- 5 вольной выборкой.

Цель изобретени  - повышение надежности устройства.

На фиг.1 изображена функциональ- |нА  схема предлагаемого устройства; |на фиг,2 и 3 - соответственно генератор псевдослучайных чисел и блок логических элементов.

Устройство содержит контролируемый блок 1 пам ти, блок 2 управлени , схему 3 сравнени , формирователь 4 контрольных кодов, первый мультиплексор 5, адресньш счетчик 6, генератор 7 псевдослучайных чисел, содерJO

15

рез мультиплексор 14 коммутацию кодов с выходов адресного счетчика 6, Во втором режиме работы блок 16 логических .элементов осуществл ет прохождение сигналов с выхода 29 блока 2 управлени  на счетный вход 3 адресного счетчика 6 и на тактовый вход 32 генератора 7, а с выхода 37 переполнени  адресного счетчика 6 на вход 30 триггера 13, причем сигналом на управл ющем входе 33 мультиплексора 5 осуществл етс  подключение адресных выходов устройства к выходам адресного счетчика 6, а сигналом на входах 36 второго .14 и третьего 15 мультиплексоров - подключение соответственно выходов счетчика 12 числа обращений к управл ющим входам генератора 7 псевдослучайных чисел, а

кащий сдвиговый регистр 8, дешифра- { его управл ющих выходов к информацитор 9, элементы Неравнозначность 10 и ключи 11,

Устройство содержит также счетчик 12 числа обращений, триггер 13 счетного типа, второй 14 и третий 15 мультиплексоры и блок 16 логических элементов, содержащий коммутирующий элемент 17, инвертор 18, п ть логических элементов И 19-23 и три логических элемента ИЛИ 24-26.

На чертеже обозначены установочные входы 27 и 28 устройства.

Устройство работает в двух режимах :

контроль блоков пам ти по произвольным адресам предварительно записанных алгоритмических тестов;

контроль записи в провер емый блок пам ти случайных тестов.

25

30

35

40

онным выходам устройства.

Устройство работает следующим образом,

Режим проверки блока 1 пам ти по произвольным адресам начинаетс  с записи в него контрольньпс тестов, генерируемых формирователем 4, в результате чего триггер 13 обнул етс , на первый счетньй вход адресного ( счетчика 6 подаютс  сигналы с выхода блока 2 управлени  и адресна -информаци , сформированна  счетчиком 6, проходит через мультиплексор 5 на адресные выходы устройства и входы формировател  4, который формирует однозначно соответствующие адресной информации контрольные коды по задан ному алгоритму, например бегущие 1 и О и (или) шахматный пор док. Сигналы обращени , поступающие с блока 2 управлени , провод т запись в блок 1 пам ти формируемых кодов по всем адресам. После предварительной записи тестов переход т непосредственно к режиму контрол  блока пам ти. Провер емый блок перевод т в режим чтени , счетчик 6 обнул етс  и проверка начинаетс  с нулевой  чейки блока 1 пам ти, В счетчик 12 числа обращений по входам 28 вводитс  уставка, значение Y которой (где Y - целое число) определ ет число переходов из  чейки блока 1 пам ти, задаваемой кодом счетчика 6, а  чейки , номера которых формир лотс  случайным образом генератором 7,

Выбор режима определ етс  коммутирующим элементом 17 блока 16 логических элементов, которьш в первом режиме осуществл ет прохождение сигналов с выхода 29 блока 2 управлени  на вход 30 триггера 13, а с выхода 31 триггера 13 на тактовый вход 32 генератора 7 псевдослучайных чисел и на управл ющий вход 33 мультиплексора 3j с выхода 34 п -реполнени  счетчика 12 числа обращений на счет1ный вход 35 адресного счетчика 6, причем сигнал на выходе 36 блока 16 осуществл ет коммутацию через мультиплексор 15 на информационные выходы устройства контрольный код формиро вател  4, на управл ющие входы генератора 7 псевдослучайных чисел че-

5

O

15

рез мультиплексор 14 коммутацию кодов с выходов адресного счетчика 6, Во втором режиме работы блок 16 логических .элементов осуществл ет прохождение сигналов с выхода 29 блока 2 управлени  на счетный вход 35 адресного счетчика 6 и на тактовый вход 32 генератора 7, а с выхода 37 переполнени  адресного счетчика 6 на вход 30 триггера 13, причем сигналом на управл ющем входе 33 мультиплексора 5 осуществл етс  подключение адресных выходов устройства к выходам адресного счетчика 6, а сигналом на входах 36 второго .14 и третьего 15 мультиплексоров - подключение соответственно выходов счетчика 12 числа обращений к управл ющим входам генератора 7 псевдослучайных чисел, а

5

0

5

0

5

0

5

онным выходам устройства.

Устройство работает следующим образом,

Режим проверки блока 1 пам ти по произвольным адресам начинаетс  с записи в него контрольньпс тестов, генерируемых формирователем 4, в результате чего триггер 13 обнул етс , на первый счетньй вход адресного ( счетчика 6 подаютс  сигналы с выхода блока 2 управлени  и адресна -информаци , сформированна  счетчиком 6, проходит через мультиплексор 5 на адресные выходы устройства и входы формировател  4, который формирует однозначно соответствующие адресной информации контрольные коды по заданному алгоритму, например бегущие 1 и О и (или) шахматный пор док. Сигналы обращени , поступающие с блока 2 управлени , провод т запись в блок 1 пам ти формируемых кодов по всем адресам. После предварительной записи тестов переход т непосредственно к режиму контрол  блока пам ти. Провер емый блок перевод т в режим чтени , счетчик 6 обнул етс  и проверка начинаетс  с нулевой  чейки блока 1 пам ти, В счетчик 12 числа обращений по входам 28 вводитс  уставка, значение Y которой (где Y - целое число) определ ет число переходов из  чейки блока 1 пам ти, задаваемой кодом счетчика 6, а  чейки , номера которых формир лотс  случайным образом генератором 7,

Блок 2 управлени  сигнгшами с выхода 29 переключает триггер 13, с

выходов которого сигналы поступают на запуск счетчика 12, на тактовый Ьход генератора 7 и попеременно подключают через мультиплексор 5 к адресным входам блока 1 пам ти выходы счетчика 6 или генератора 7. Таким образом, последовательно осуществл етс  проверка перехода из определенной  чейки блока 1 пам ти, код адреса которой определ етс  счетчиком 6, к (M-Y)  чейкам, коды адреса которых формируютс  генератором 7 (где М - емкость счетчика 12 числа обращений) После (M-Y) переходов по произвольным адресам блока 1 пам ти счетчик 12 переполн етс  и сигнал переполнени  поступает через блок 16 логических элементов на второй счетный вход счетчика 6, тем самым осуществл етс  переход к проверке следующей  чейки.

Выходы счетчика 6 через ключи 11 генератора 7 управл ют обратной св зью регистра 8, т.е. при переходе к проверке следующей  чейки блока 1 пам ти измен етс  случайна  последовательность адресов перехода, генерируемых регистром 8. Дешифратор 9 предназначен дл  обнаружени  нулевого состо ни  регистра В и предотвращает запирание генератора 7 в это состо нии при включении питани  и (или) нормальном режиме работы.

С целью расширени  числа различных последовательностей, формируемых генератором 7, предусматриваетс  воз мо йность занесени  по входам 27 в регистр 8 начального числа Р.(где Р - целое число).

При обнаружении схемой 3 сравнени  несоответстви  хранимой после предварительной записи информации с кодом формировател  4, на вход бло-, ка 2 управлени  поступает сигнал, запрещающий дальнейшую работу устройства , при этом коды в счетчике 6 и регистре 8 сохран ютс  и однозначно определ ют два адреса перехода, при котором произошел сбой, причем направление перехода (от кода счетчика 6 к коду регистра 8 или наоборот ) определ етс  по состо нию триггера 13. Индикаци  счетчика 6, регистра 8 и триггера 13 выводитс  на табло (не показано) и позвол ет пользователю оперативно определить причину сбойной ситуации.

O

5

0

5

0

Дл  вывода всей совокупности адресов при сбойной ситуации на пульт оператора, например дисплей (не показан ), и обеспечени  многократного считывани  последовательности псев- - дослучайньк адресов и подачи их на адресные выходы устройства предусмотрен режим циклического контрол . Дл  этого блок 2 управлени  блокирует вход счетчика 6 (цепь блокировки не показана), при этом в счетчике 6 ран етс  код адреса, при котором про- ,изошел сбой, в регистр 8 вноситс  начальное число Р, в счетчик 12 каждый раз Яосле переполнени  вноситс  уставка Y, а блок 2 управлени  формирует сигналы обращени  к провер емому блоку 1 пам ти и триггеру 13, тем самым обеспечиваетс  многократное считывание адресов и информации провер емого блока 1. пам ти.

Режим контрол  записи в провер е-; .мый блок 1 пам ти случайных тестов i начинаетс  с обнулени  счетчика 6 и триггера 13. В счетчик 12 заноситс  по входу 28 уставка У, определ юща  количество провер емых случайных тестов , а в регистр 8 заноситс  по вхо-. ду 27 начальное число Р.

С выхода 29 блока 2 управлени  подаютс  сигналы на второй счетный ВХОД счетчика 6 и на тактовый вход генератора 7. Сформированные счетчиком 6 адресна  информаци  и генератором 7 случайна  последовательность передаютс  соответственно через мультиплексоры 5 и 15 на адресные и информационные выходы устройства. Сигналами обращени , поступающими с блока 2 управлени  на провер емый блок 1 пам ти, производ т запись случайных кодов по всем адресам. После перебора всех адресов сигнал с выхода

37 переполнени  счетчика 6 поступает . на вход триггера 13. В регистр 8 вновь заноситс  по входам 27 число Р, блок 1 пам ти сигналов с блока 2 управлени  переводитс  в режим чтени  и осуществл етс  контроль записанной в

блок ;.1 пам ти случайной последовательности . После перебора всех адресов с выхода переполнени  счетчика 6 на вход триггера 13 вновь поступает сигнал,

который передаетс  на счетчик 12. По входам 27 в регистре 8 заноситс  число Р и начинаетс  новый цикл запись- чтение, причем формируема  генератором 7 случайна  последовательность

измен етс , так как на управл ющие обратной св зью регистра 8 входы ге- . нератора 7 через мультиплексор 14 по- , даетс  с разр дных выходов счетчика 12 измен емый код.5

При обнаружении сбо  схемой 3 сравнени  блок 2 управлени  прекращает работу. Коды, записанные в счетчик 6 и регистре 8, сохран ютс  и однозначгенератора псевдослучайных чисел и один из входов счетчика числа обращений , счетный вход которого подключен к одному из выходов триггера, отличающеес  тем, что, с целью повышени  надежности устройства, оно содержит второй и третий мультиплексоры и блок логических элементов, первый выход которого подключен к упно определ ют адрес и код информации,10 равл ющему входу первого мультиплек- при котором произошел сбой.

Claims (1)

1. Формула изобретени 

   сора, второй - к управл ющим входам второго и третьего мультиплексоров, третий - к тактовому входу генератора псевдослучайных чисел, четвертый - к другому счетному входу адресного счетчика и п тый выход - к входу триггера , другой выход которого соединен с первым входом блока логических элементов , второй вход которого подключен к выходку переполнени  адресного счетчика, третий - к третьему выходу блока управлени , а четвертый вход - к выходу переполнени  счетчика числа обращени , разр дные выходы которого соединены с одними из входов второго мультиплексора, другие входы которого подключены к разр дным выходам адресного счетчика, а выходы - к управл ющим входам генератора псевдослучайных чисел, управл ющие выходы которого соединены с одними из входов третьего мультиплексора, другие входы которого подключены к выходам формировател  контрольных кодов, а

   Устройство дл  контрол  блоков пам ти, содержащее блок управлени , схему сравнени , формирователь контрольных кодов, первый мультиплексор, адресный счетчик, триггер, счетчик числа обращений и генератор псевдо- случайных чисел, управ шющие выходы которого подключены к одним из входов первого мультиплексора, выходы которого соединены с входами формировател  контрольных кодов и  вл ютс  адресными выходами устройства, а другие входе первого мультиплексора подключены к разр дным выходам адресного счетчика, один из счетных входов которого соединен с первым выходом блока управлени , второй выход которого  вл етс  управл ющим выходом устройства, а вход соединен с выходом схемы сравнени , одни из входов котогенератора псевдослучайных чисел и один из входов счетчика числа обращений , счетный вход которого подключен к одному из выходов триггера, отличающеес  тем, что, с целью повышени  надежности устройства, оно содержит второй и третий мультиплексоры и блок логических элементов, первый выход которого подключен к управл ющему входу первого мультиплек-

   сора, второй - к управл ющим входам второго и третьего мультиплексоров, третий - к тактовому входу генератора псевдослучайных чисел, четвертый - к другому счетному входу адресного счетчика и п тый выход - к входу триггера , другой выход которого соединен с первым входом блока логических элементов , второй вход которого подключен к выходку переполнени  адресного счетчика, третий - к третьему выходу блока управлени , а четвертый вход - к выходу переполнени  счетчика числа обращени , разр дные выходы которого соединены с одними из входов второго мультиплексора, другие входы которого подключены к разр дным выходам адресного счетчика, а выходы - к управл ющим входам генератора псевдослучайных чисел, управл ющие выходы которого соединены с одними из входов третьего мультиплексора, другие входы которого подключены к выходам формировател  контрольных кодов, а

   рой  вл ютс  информационными входами .35 выходы соединены с другими входами

   устройства, установочными входами которого  вл ютс  установочные входы

   схемы сравнени  и  вл ютс  информационными выходами устройства. ,

   м

   Ри,г. 1

   27

   Фиг. 2

   Фиг. 5