SU1547034A1

SU1547034A1 - Устройство дл контрол перепрограммируемых блоков посто нной пам ти

Info

Publication number: SU1547034A1
Application number: SU884378623A
Authority: SU
Inventors: Геннадий Сергеевич Скосырский; Юрий Федорович Мухопад
Original assignee: Предприятие П/Я А-1998
Priority date: 1988-02-15
Filing date: 1988-02-15
Publication date: 1990-02-28

Abstract

Изобретение относитс к вычислительной технике и может быть использовано дл контрол при производстве перепрограммируемых посто нных запоминающих устройств. Цель изобретени - повышение быстродействи устройства и расширение его функциональных возможностей за счет вы влени взаимосв занных элементов пам ти и дефектов адресных дешифраторов, обеспечени возможности классификации по емкости запоминающей матрицы, т.е. вы влени блоков пам ти с ограниченной годностью. Устройство содержит счетчики адресов и разр дов, блоки эталонной пам ти, блок формирователей считанных сигналов, блок обнаружени и анализа ошибок, элемент И и группу элементов И, блок индикации, блок управлени , генератор импульсов, блок управлени тестовыми последовательност ми, дешифратор, формирователь сигналов обращени . Устройство подключаетс к блоку контролируемой пам ти. 4 ил.

Description

Изобретение относитс к вычислительной технике и может быть использовано дл контрол при производстве перепрограммируемых посто нных запоминающих устройств.

Цель изобретени - повышение быстродействи и расширение функциональных возможностей устройства за счет вы влени блоков пам ти с ограниченной годностью, дефектов адресных дешифраторов , взаимного вли ни элементов пам ти.

На Фиг.1 и фиг.2 изображена структурна схема предлагаемого устройства} на фиг.З - структурна схема блока управлени ; на фиг.4 - структурна схема блока управлени тестовыми последовательност ми.

Устройство содержит счетчик 1 адресов, группу элементов И 2, блок 3 эталонной пам ти, первый 4 и второй

5дополнительные блоки эталонной пам ти .

Устройство подключают к контролируемому перепрограммируемому блоку

6посто нной пам ти.

сл

Јь

О 00 Јъ

Устройство также содержит блок 7 формирователей считанных сигналов, блок 8 обнаружени и анализа ошибок, элемент И 9, третий дополнительный блок 10 эталонной пам ти, счетчик 11 разр дов, блок 12 индикации, блок 13 управлени с вход щим в него ге- нераторо 14 импульсов, блок 15 vn- равлени тестовыми последовательноет ми , дешифратор 16, формирователь 17 сигналов обращени .

Блок 13 имеет вход 18 пуска.

На фиг.1 также обозначены вход Количество записей 19, вход Количество разр дных комбинаций 20, вход Количество адресных комбинаций 21, вход Количество адресных сигналов 22, адресные выходы 23 и индикаторные выходы 24 и 25 устройства.

Блок 13 управлени содержит шифратор 26, регистр 27, блок 28 элемен- гов И, регистр 29. дешифратор 30 две

омбинационные схемы 31 и 32, элемен-j5 щий адресный вход блока 3 и повтор 20

ты НЕ 33 и 34, элементы И 35 и 36, (элемент НЕ 37, элемент ИЛИ 38, триггер 39, генератор 40 импульсов, триггер 41 и элементы НЕ 42 и 43.

Блок 15 управлени тестовыми последовательност ми содержит пульт 44 управлени , регистры 45,-454, счетчики 46,-464, триггеры 47,-47+, счетчик 48 и дешифраторы 49 и 50.

Устройство работает следующим об- 25 разом.

По сигналу Пуск блок 13 запускает счетчик 1, при этом элементы И 2 разрешают все адресные комбинации в

ет контрольное считывание. Перебор адресных комбинаций происходит до числа, установленного в блоке 15, соответствующего количеству адресных входов блока 3. Если число этих комбинаций исчерпано, то блок 13 запускает счетчик 11 и блок 10. Разр дные комбинации записаны в блоке 10 в приоритетном пор дке в количестве, определ емом числом сочетаний минимально допустимого количества годных, разр дов из общего количества. Пор док контрольного считывани не отличаетс от вышеописанного и переход к следующему эталону происходит по первому положительному результату. Если все разр дные комбинации дали отрицательный результат, то блок 6 забраковываетс .

количестве, установленном блоком 15 ,в точном соответствии с количеством {адресных входов блока 6. Блок 3 разрешен дл считывани , а блоки 4,5 и 10 не выбраны. На нулевой адресной комбинации элемент И 9 провер ет наличие нулей на любом из восьми выходов блока 3 и, если нуль есть, то через блок 13 и блок 17 формирует сигнал записи на блок 6. Через блок 7 происходит запись выходной информации из блока 3 в блок 6 по нулевому адресу . Если нул нет, то через блок 13 выдаетс команда на перевод счетчика 1 в следующее состо ние. Таким образом, диагональна комбинаци пе- реписываетс из блока 3 в блок 6. После этого блок 6 командой от блока 13 переводитс в режим считывани . Счетчик 1 переводитс в нулевое состо ние , запускаетс и в режиме считывани выходна информаци из блоков .3 и 6 сравниваетс в блоке 8 до первого несовпадени . В этом случае блок 8 дает команду в блок 13 на повторный цикл записи. Чередование циклов записи и считывани происходит либо до положительного результата совпадени выходной информации блоков 3 и 6, либо до установленно

го в блоке 15 предельного количества записей. В перрон случае блок 13 дает команду на переход к другому блоку 4, во втором случае блок 13 через блок 15 и элементы И 2 запрещает один из адресных входов блока 3 и повтор ет цикл контрольного считв)- вани , при котором сравниваютс только половины запоминающих матриц блоков 3 и 6.

При положительном результате блок 13 осуществл ет переход к блоку 4, при отрицательном - запрещает следующий адресный вход блока 3 и повтор 0

5

0

5

Запись информации с эталона шахматного кода блока 4 в блок 6 и контрольное считывание происходит в пор дке , описанном выше с тем отличием, что если на диагональной комбинации определены либо адресные, либо разр дные комбинации, то при тестировании шахматным кодом они не допускаютс , т.е. блок 6 может иметь только не менее 1/2 годной емкости запоминающей матрицы.

При отрицательном результате тестировани шахматным кодом блок 6 забраковываетс , при положительном - осуществл етс переход к блоку 5.

Тестирование комбинацией пол нулей не отличаетс от шахматной комбинации.

Результат тестировани индицируетс блоком 12 индикации, который также имеет выход 24 дл возможной машинной обработки, такие же выходы 25 и 23 предусмотрены дл номера разр дной и адресной комбинаций соответственно

Вы вление неисправностей дешифраторов адреса и типа взаимосв занных чеек при однократной записи достигаютс формированием совокупности тестовых последовательностей в виде теста дл определени области записи диагональных комбинаций, шахматного кода и обратного шахматного кода.

Задача классификации по емкости запоминающей матрицы реализуетс формированием тестовой последовательности , определ ющей годную дл записи .часть запоминающей матрицы.

Совокупность и последовательность формировани тестов в предлагаемом устройстве следующа : определение области записи - запись диагональных комбинаций - считывание диагональных комбинаций - дозапись шах- матного кода - считывание шахматного кода - дозапись инверсного шахматного кода - считывани пол нулей.

В заключение перечислим режимы предлагаемого устройства:

«) режим записи в блок 6 информации из блоков 3,4 и 5, 5) режим считывани из блока 6 записанной информации и сравнение ее с информацией, считываемой из блоков 3,4и5,в) режим классификации по адресным комбинаци м в сочетании с режимом -г , t) режим классификации по разр дным комбинаци м с режимом Ј

Claims

Формула изобретени

Устройство дл контрол перепрограммируемых блоков посто нной пам ти , содержащее блок эталонной па- м ти, блок формирователей считанных сигналов, формирователь сигналов обращени , блок обнаружени и анализа ошибок, блок управлени , счетчик адресов , причем выход блока управлени подключен к управл ющим входам счетчика адресов, формировател сигналов обращени , блока эталонной пам ти и вл етс выходом устройства дл подключени входа разрешени записи-счи- тывани контролируемого блока, первый выход формировател сигналов обращени вл етс выходом устройства дл подключени входа выборки контролируемого блока, выхода блока форми- рователей считанных сигналов вл ютс выходами устройства дл подключени информационных входов контролируемого блока пам ти, информационные входы

ю

5 20

5

о

5

о 0 ,

первой группы блока обнаружени и анализа ошибок вл ютс входами устройства дл подключени информационных выходов контролируемого блока пам ти, вход пуска блока управлени вл етс одноименным входом устройства , отличающеес тем, что, с целью повышени быстродействи и расширени области применени устройства за счет вы влени блоков пам ти с ограниченной годностью, дефектов адресных дешифраторов , взаимного вли ни элементов пам ти, в него введены счетчик разр дов, дополнительные блоки эталонной пам ти, группа элементов И, элемент И, дешифратор и блок управлени тестовыми последовательност ми перва и втора группы выходов которого соединены соответственно с входами дешифратора и группой установочных входов блока управлени ,входы Количество записей, Количество разр дных комбинаций, Количество адресных комбинаций, Количество адресных сигналов блока управлени тестовыми последовательност ми вл ютс одноименными входами устройства, выходы дешифратора подключены к первым входам элементов И группы, вторые входы которых соединены с выходами разр дов счетчика адресов, адресные входы блока эталонной пам ти, первого и второго дополнительных блоков эталонной пам ти объединены поразр дно, подключены к соответствующим выходам элементов И. группы и вл ютс выходами устройства дл подключени адресных входов контролируемого блока пам ти, выходы блока эталонной пам ти , первого и второго дополнитель- гых блоков эталонной пам ти объединены поразр дно и подключены к соответствующим информационным входам блока формирователей считанных сигналов, второй группе информационных входов блока обнаружени и анализа ошибок и входам элемента И, выходы счетчика разр дов подключены к адресным входам третьего дополнительного блока эталонной пам ти и вл ютс индикаторными выходами устройства, выходы третьего дополнительного блока эталонной пам ти подключены к третьей группе информационных входов блока обнаружени и анализа ошибок, выход которого соединен с первым установоч-- ным входом блока управлени , второй и

третий установочные входы которого подключены соответственно к второму выкоду формировател сигналов обращени и выходу элемента И, управл ющие входы первого, второго и третьего блоков дополнительной пам ти, блока управлени тестовыми последовательност ми и счетчика разр дов подключены к выходу блока управлени , выходы блока формирователей считанных сигналов подключены к первой группе информационных входов блока обнаружени и анализа ошибок.

Фиг.1

r

in

о

г- J1Л

ОтЩ

13 Ч К1Э

Omtt

ФигЧ