SU562783A1 - Устройство контрол и диагностики цифровых схем - Google Patents

Устройство контрол и диагностики цифровых схем

Info

Publication number
SU562783A1
SU562783A1 SU2071434A SU2071434A SU562783A1 SU 562783 A1 SU562783 A1 SU 562783A1 SU 2071434 A SU2071434 A SU 2071434A SU 2071434 A SU2071434 A SU 2071434A SU 562783 A1 SU562783 A1 SU 562783A1
Authority
SU
USSR - Soviet Union
Prior art keywords
control
diagnostics
counters
storage unit
circuit
Prior art date
Application number
SU2071434A
Other languages
English (en)
Inventor
Тарас Константинович Коробцов
Валерий Васильевич Павленко
Игорь Михайлович Цукров
Original Assignee
Ждановский металлургический институт
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ждановский металлургический институт filed Critical Ждановский металлургический институт
Priority to SU2071434A priority Critical patent/SU562783A1/ru
Application granted granted Critical
Publication of SU562783A1 publication Critical patent/SU562783A1/ru

Links

Landscapes

  • Testing Or Calibration Of Command Recording Devices (AREA)

Description

хода С;равН|Ивающих элементов блока /. Запоминающий блок 4 служит дл  хранени  информации , зафиксированной счетчНКами после прохождени  испытательной последовательности через контролируемую схему.
Элемент совпадени  5 служит дл  сравнени  информации, зафиксированной счетчиками в режиме контрол  диагностики, с соответствующей информацией, наход щейс  з запоминающем блоке.
Индикатор 6 шыпечатывает пары контрольных точек, на которых имеетс  .отличие информации , зафиксированной счетчиками и хранимой в запоминающем блоке. Устройство управлени  7 должно обеспечить последовательное считывание информации со счетчиков в запоминающий блок, последовательное считывание информации со счетчиков в схему совпадени , считывание в схему совпадени  информации из соответствующей данному счетчику Ячейки запоминающего блока, выдачу сигнала несовпадени  на печатающее устройство , запуск устройства печати.
Блок 1 своими выходами соединен с вхо .дами ключевых элементов блока 2 ключей, управл ющие входы которых соединены с выходом 3-го разр да счетчиков блока 3 счетчиков , входы Которых соединены с выходами ключевых элементов. Выходы счетчиков соединены с входами запоминающего блока 4 и элемента совиадени  5. Выходы запоминающего блока 4 соединены та1кже с входами эле .мента совпадени  5. Выход, элемента совпадени  5 соедииен с входом индикатора 6. Устройство управлени  7 имеет св зь с блоком 3 счетчиков, запоминающим блоком 4, элеменТО .М -совпадени  5, индикатором 6.
В работе предлагаемого устройства можно выделить два этапа: обучение и контроль - диагностика.
Этап обучени  заключаетс  в том, чтобы дл  испытуемой заведОМО испра:вной схемы получить и зафиксировать число срабатываний ио каждому выходу каждого сравнивающего элемента из многосв зной сети 1 про подаче на вход испытуемой схемы испытательной последовательности. Срабатывание каждого выхода фиксируетс  соответствующим счетчиком блока 3 счетчиков. Прохождением сигнала на вход каждого счетчика управл ет ключ из блока 2 ключей путем подачи на его управл ющий вход запрещающего потенциала с третьего разр да соответствующего счетчика . Основное назначение блока счетчиков - повысить веро тность обнаружени  ошибок. Однако с учетом недопустимости аппаратурной избыточности каждый счетчик состоит из трех разр дов. После прохождени  всей испытательной последовательнО|Сти в счетчиках зафиксировано определенное число срабатываний (но не более 4). Состо ние счетчиков пересылаетс  в запоминающий блок 4. На этом процесс обучени  заканчиваетс . Датчик испытательной последовательности должен быть самосто тельным элементом испытательного комплекса, который может работать одновременно на несколько схем. Кроме того, устройство может работать вообще без генератора тестовых комбинаций, например, как 5 схема встроенного контрол  и диагностики на рабочих исходных данных по рабоче.му алгоритму .
Этап контрол  и диагностики заключаетс  в том, ЧТО дл  испытуемой схемы повтор етс  процесс обучени  с тем отличием, что после прохождени  всей испытательной последовательности выполн етс  сравнение информации , зафиксированной в счетчиках блока 3 счетчиков, с информацией, хранимой в
5 запоминающем блоке 4. Сравнение выполн етс  на элементе совпадени  5. В момент сравнени  каждой пары кодов из блока управлени  7 ,в ;регистр индикатора 6 пересылаютсл но.мера контрольных точек, которым соответствует данный счетчик. В случае несовпадени  пары кодов, зафиксированных в счетчике и в соответствующей  чейке пам ти, информаци  на регистре выпечатываетс . Если в этом режиме печатающее устройство не работало, то
принимаетс  реитение об исправности провер емой схемы, в противном случае схема считаетс  неисправной. Информаци , выданна  на печать, используетс  дл  диагностики. Дл  этого из всего множества пар точек выбирают пару, через которую сигнал с входа проходит раньше. Если в схеме были кратные неисправности в независимых ветв х, то они обнаруживаютс  и локализуютс  за один цикл применени  режима контрол -диагностики.
5 В общем случае дл  обнаружени  и локализации всего множества ошибок необходимо чередовать режим контрол -диагностики с устранением ранее обнаруженных и локализованных ошибок.
40 Таким образом, предлагаемое устройство решает задачу с меньшим числом ограничений , чем известные. В частности, дл  его работы не требуетс  задавать список неисправностей , оно, помимо контрол , осуществл ет
5 диагностику, применимо .как дл  комбинационных , так и дл  последовательных (если существует установочна  последовательность), применимо при многократных неисправност х. Контроль и диагностика производ тс  без
50 схемы эталона. Благодар  этому, а также учету большого количества взаимосв зей веро тность обнаружени  ошибок у него выше, чем у известных.
Возможность перестройки диагностической
5 раз решающей способности предлагаемого устройства позвол ет использовать его практически дл  схем любой сложности.

Claims (1)

1. Патент Франции
Ло 2081910, М. Кл.2 10 G 01 R 31/02, 1973.
фиг.г
SU2071434A 1974-10-28 1974-10-28 Устройство контрол и диагностики цифровых схем SU562783A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU2071434A SU562783A1 (ru) 1974-10-28 1974-10-28 Устройство контрол и диагностики цифровых схем

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU2071434A SU562783A1 (ru) 1974-10-28 1974-10-28 Устройство контрол и диагностики цифровых схем

Publications (1)

Publication Number Publication Date
SU562783A1 true SU562783A1 (ru) 1977-06-25

Family

ID=20599593

Family Applications (1)

Application Number Title Priority Date Filing Date
SU2071434A SU562783A1 (ru) 1974-10-28 1974-10-28 Устройство контрол и диагностики цифровых схем

Country Status (1)

Country Link
SU (1) SU562783A1 (ru)

Similar Documents

Publication Publication Date Title
US3544777A (en) Two memory self-correcting system
Patel et al. Application of Saluja-Karpovsky compactors to test responses with many unknowns
US3573751A (en) Fault isolation system for modularized electronic equipment
US4084262A (en) Digital monitor having memory readout by the monitored system
JPS5958558A (ja) 並列周期的冗長チエツク回路
US4441074A (en) Apparatus for signature and/or direct analysis of digital signals used in testing digital electronic circuits
SU562783A1 (ru) Устройство контрол и диагностики цифровых схем
JPS613256A (ja) メモリ試験方式
SU490123A1 (ru) Устройство дл обнаружени неисправностей в электрическом монтаже
SU441532A1 (ru) Устройство дл обнаружени неисправностей в логических схемах
RU1795460C (ru) Устройство дл определени числа единиц в двоичном коде с контролем
SU1548792A1 (ru) Устройство диагностики многопроцессорного вычислительного комплекса
SU476564A1 (ru) Устройство дл контрол и диагностики неисправностей двоичных схем
SU484521A1 (ru) Устройство дл обнаружени ошибок в цифровых автоматах
SU1278855A1 (ru) Устройство дл контрол и диагностики цифровых блоков
SU942160A2 (ru) Запоминающее устройство с коррекцией ошибок
SU744577A1 (ru) Устройство дл тестовой проверки пам ти
SU776320A1 (ru) Вычислительна система
SU805321A1 (ru) Устройство дл обнаружени неисправ-НОСТЕй B блОКАХ КОММуТАции цифРОВыХиНТЕгРиРующиХ СТРуКТуР
SU942025A1 (ru) Устройство дл контрол и диагностики дискретных объектов
SU1233156A2 (ru) Устройство дл контрол цифровых блоков
SU1432528A2 (ru) Устройство дл контрол функционировани логических блоков
SU1112366A1 (ru) Сигнатурный анализатор
SU970475A1 (ru) Запоминающее устройство с обнаружением и исправлением ошибок
SU1274007A1 (ru) Устройство дл контрол адресных цепей боков пам ти