SU942160A2 - Запоминающее устройство с коррекцией ошибок - Google Patents

Description

(5) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

С КОРРЕКЦИЕЙ ОШИБОК

Предлагаемое изобретение относит с  к автоматике и вычислительной те нике и может быть использовано в процессоре электронной вычислительной машины дл  хранени  информации с возможностью обнаружени  и исправ лени  ошибок. По основному авт. св. № .0 известно запоминающее устройство с коррекцией ошибок, содержащее матричный накопитель, соединенный с ре гистром адреса и информационным регистром , выход которого подключен к первому входу блока контрол , логический блок, первый и второй входы которого подключены соответственно к выходам регистра адреса и информа ционного регистра, а выход соединен с входом генератора четности и информационным входом регистра адреса формирователь запросов управлени , входы которого подключены к выходу блока контрол  и входу устройства. выход соединен с входом блока управлени  , выход которого подключен к управл ющим входам регистра адреса, информационного регистра и логического блока, селектор, блок поразр дного сравнени , регистр четности столбцов, элемент НЕ и дополнительный информационный регистр, входы которого подключены соответственно к выходам логического блока, информационного регистра и генератора четности , а выход соединен с одним из входов матричного накопител  и первым входом блока поразр дного сравнени , второй вход которого подключен к выходу блока селектора, входы селектора соединены соответственно с выходами информационного регистра и регистра четности столбцов, входы которого подключены к выходу блока поразр дного сравнени  и входу устройства , который через элемент НЕ соединен с вторым входом блока контрол , выход регистра четности столб3 цов подключен к третьему входу логического блока, управл ющие входы дополнительного информационного регист ра, блока поразр дного сравнени  и селектора соединены с выходом блока управлени  Ст }. Недостатками известного устройства  вл ютс  низка  эффективность контрол , что объ сн етс  низким быстродействием при исправлении ошибок (чтобы исправить одиночную ошибку , необходимо последовательно-считать информацию из всего матричного накопител , что требует значительных затрат времени) и невозможностью обнаружени  кратных ошибок (двойных четырехкратных и т.д.). Цель изобретени  - повышение эффективности контрол . Поставленна  цель достигаетс  тем что в запоминающее устройство с коррекцией ошибок дополнительно введены матричный накопитель, блок анализа кратных ошибок, селектор адреса , счетчик адреса и блок задани  цикла проверки, первый вход которого подключен к выходу блока управлени  а второй вход блока задани  цикла проверки  вл етс  вторым входом устройства , первый выход блока задани  цикла проверки подключен к соответствующему входу формировател  запросов управлени , а второй выход блока задани  цикла проверки подключен к входу счетчика адреса, выход которого подключен к первому информационному входу селектора адреса и к соответствующему входу логического блока, второй информационный вход селектора адреса подключен к выходу регистра адреса, управл ющий вход селектора адреса подключен к соответствующему выходу блока управлени  и к первому входу блока анализа крат ных ошибок, второй вход которого под ключен к выходу регистра четности столбцов и к первому входу дополнительного матричного накопител , второй вход дополнительного матричного накопител  подключен к выходу селек тора адреса, а выход дополнительного матричного накопител  подключен к вторым информационным входам регистра четности с обцов. Кроме того, блок задани  цикла проверки содержит триггер, элементы И и счетчик, первый вход которого  вл етс  первым входом блока за604 Дани  цикла проверки, выход счетчика подключен к первому входу триггера, выход которого подключен к первым входам первого и второго элементов И, выходы первого и второго элементов И  вл ютс  соответственно первым и вторым выходами блока задани  цикла проверки , вторые входы счетчика, три|- гера и элементов И  вл ютс  вторым входом блока задани  цикла проверки. Кроме того, блок анализа кратных ошибок содержит регистр и счетчик,выход которого  вл етс  выходом блока анализа кратных ошибок, первый вход счетчика подключен к выходу регистра , первый вход которого  вл етс  первым входом блока, вторые входы регистра и счетчика  вл ютс  вторым входом блока анализа кратных ошибок. На фиг. 1 изображена блок-схема запоминающего устройства с коррекцией ошибок; на фиг. 2 - блок задани  цикла проверки; на фиг. 3 блок анализа кратных ошибок; на фиг. А блок управлени ; на фиг. 5 - формирователь запросов управлени ; на фиг. 6 - логический блок. Запоминающее устройство с коррекцией ошибок (фиг. 1) содержит матричный накопитель 1, информационный регистр 2, блок 3 контрол , селектор k, дополнительный информационный регистр 5 логический блок 6, формирователь 7 запросов управлени , блок 8 управлени , регистр 9 адреса, регистр 10 четности столбцов, блок 11 поразр дного сравнени , блок 12 задани  цикла проверки, селектор 13 адреса , блок 14 анализа кратных ошибок, генератор 15 четности, дополнительный матричный накопитель 16, счетчик 17 адреса, вход 18 сброса устройства, элемент НЕ 19 синхровход 20 устройства , выход 21 устройства. Блок 12 задани  цикла проверки ( фиг. 2) содержит первый и второй входы 22 и 23 блока, счетчик 2, триггер--25, первый и второй элементы И 26 и 27, первый и второй выходы 28 и 29 блока. Блок 14 анализа кратных ошибок (фиг. 3) содержит выход 30 узла, регистр 31 сдвига, счетчик 32, вход 33 данных и вход 34 управлени . Блок 8 управлени  (фиг. 4) содержит пам ть 35 микрокоманд, регистр 36 микрокоманд, выход 37 блока.

дешифратор 38 микроопераций и вход 39 пам ти 35 микрокоманд.

Формирователь 7 запросов управлени  (фиг. 5) содержит первый вход tO шифратора tl, второй и третий входы и 3 шифратора k, выход 37 блока 8 управлени , регистр 44 адреса микрокоманды и выход 45 формировател .

Логический блок 6 (фиг. 6) содержит местную пам ть 46, арифметическологический узел 47i первый и второй мультиплексоры 48 и 49, третий и четвертый входы 50 и 51 блока, второй и первый входы 52 и 53 блока, выход 54 блока.

Устройство работает следующим образом .

В матричном накопителе 1 (фиг. 1) .хран тс  N-разр дные слова пам ти, в которых размещаютс  команды программы и данные. Каждое слово пам ти имеет один контрольный разр д, образованный суммированием по модулю 2 (и последующим инвертированием результата ) информационных разр дов слова, т.е. физическа  длина слова пам ти равна N + 1 разр дов. Кроме .того, матричный накопитель Т логически разделен на п-е количество страниц. Группе i-x разр дов всех с/юв (дл  i t,2,3.. .N.N+1) каждой страницы пам ти приписан один контролы:Ш1й разр д - разр д четности стобца п-й страницы (если расположить слова пам ти, то i-й столбец п-й страницы). Все N + 1 разр ды четности столбцов сгруппированы в (N + 1)-разр дные слова четности столбцов каждой страницы. Каждый i- разр д слова четности столбцов страницы образуетс  суммированием по модулю 2 (с инвертированием результата ) всех разр дов I-го столбца страницы. Таким образом, дл  всего матричного накйпител  1 полагаетс  п слов четности столбцов. Все слова четности столбцов хран тс  в  чейках дополнительного матричного накопител  1б. Емкость накопител  16 опреде-i л етс  числом страниц матричного накопител  1.

При запуске устройства на входе 8 сброса устройства вырабатываетс  сигнал сброса, привод щий систему в исходное состо ние. По этому сигналу все разр ды регистра 10 четности столбцов принудительно устанавливаютс  в 1, счетчик 17 адреса пpиJ имает значение - 1 и формирователь 7 запросов управлени  выдает в блок В управлени  запрос на процедуру приведени  системы в исходное состо ние. При выполнении этой процедуры содержимое матричного накопител  1 обнул етс  и дл  каждого слова пам ти формируетс  единичный контрольный разр д слова, кроме того, происходит

заполнение единицами всех слов четности столбцов в накопителе 16.

Обнуление содержимого матричного накопител  1 и заполнение единицами матричного накопител  16 происходит

в следующей последовательности:

1) в логическом блоке 6 подготавливаетс  адрес первого слова первой страницы матричного накопител  1;

2) полученный адрес засылаетс  в регистр 9 адреса и в информационный регистр 2 из матричного накопител  1 считываетс  обнул емое слово, так как в обнул емом слове может сказатьс  ошибка, работа блока 3 контрол  на врем  приведени  в исходное состо ние заблокирована через элемент НЕ 19 сигналом сброса на входе 18 сброса устройства;

3) 8 дополнительный информационный регистр 5 с выхода логического блока 6 заноситс  нулева  информаци , в контрольный разр д дополнительного информационного регистра 5

заноситс  выход генератора 15 четности;

4)сформированное в дополнительном информационном регистре 5 нулевое слово с единичным контрольным разр дом записываетс  в матричный накопитель 1;

5)адрес страницы передаетс  из регистра 9 адреса через селектор 13 адреса на адресный вход накопител  16

и производитс  заполнение единицами :из регистра 10 четности столбцов слова четности столбцов страницы;

6).в логическом блоке 6 производитс  модификаци  адоеса;

7) шаги 2-4,6 продолжаютс  до завершени  обнулени  всего матричного накопител  1, а шаг 5 выполн етс  столько раз, на сколько страниц логически разбит матричный накопитель.

Таким образом, в исходном состо нии все слова пам ти обнулены, контрольные разр ды всех слов равны единице , в пам ти четности столбцов все  чейки заполнены единицами, т.е. все разр ды слов четности каждой страницы содержат единицы. При записи в матричный накопител Iпроизвольной информации по какому либо адресу выполн ютс  следующие действи . В регистр 9 адреса помеща етс  адрес слова пам ти, в котором будет выполн тьс  запись, первоначальное содержимое этого слова счит ваетс  в информационный регистр 2. В дополнительный информационный регистр 5 с выхода логического блока Заноситс  нова  записываема  информаци . Селектор 4 по сигналу из бло ка 8 управлени  передает на вход бло IIпоразр дного сравнени  содержимо информационного регистра 2. На другой вход блока 11 поразр дного срав нени  поступает содержимое дополнительного информационного регистра 5 По сигналу из блока 8 управлени  се лектор 13 адреса пропускает на :адресный вход матричного накопител  1 адрес страницы, в которую записываетс  информаци . По этому адресу из матричного накопител  16 в регистр четности стобцов считываетс  слово четности этой страницы. Если в како либо паре i-x разр дов информационного . регистра 2 (старые данные) и дополнительного информационного регистра 5 (новые данные) обнаружено несравнение, на выходе i-го разр да блока 11 поразр дного сравнени  вырабатываетс  сигнал переключени  i-ro разр да регистра 10 четности столбцов. Каждый разр д регистра 10 четности столбцов выполнен на триггере со счетным входом, измен ющем свое состо ние по сигналу переключени  данного разр да, который выра батываетс  на соответствующем выход блока 11 поразр дного сравнени . I . . Таким образом, модификаци  контрольного разр да столбца страницы выполн етс  только в .том случае, когда в соответствующий разр д слов пам ти записываетс  единица, а преды дущее состо ние этого разр да было нулевым, или при записи нул , если в разр де перед записью была единица После изменени  содержимого в регистре 10 четйости столбцов производитс  запись в матричный накопитель 1 новой информации и одновремен но в матричный накопитель 16 содержимого регистра 10 четности столбцо 08 Слова четности столбцов страниц сохран ют текущее состо ние контрольных раз-р дов столбцов, измен   состо ние при любой модификации данных в каждой странице матричного накопител  1 . Если в процессе обработки данных после считывани  очередного слова из матричного накопител  1 в информационный регистр 2 блок J контрол  обнаруживает ошибку, в формирователь 7 запросов управлени  выдаетс  сигнал о наличии ошибки. Формирователь 7 запросов управлени  возбуждает запрос, по которому блок 8 управлени  запускает последовательность действий по обработке возникшей ошибки . Эта последовательность включает сохранение содержимого регистра 9 адреса (адрес  чейки, в которой обнаружена ошибка) в местной пам ти 6 логического блока 6. В регистр 10 четности столбцов передаетс  слово четности столбцов данной страницы. Далее происходит считывание всех  чеек данной страницы матричного накопител  1 с параллельной модификацией содержимого регистра 10 четности столбцов. Дл  обеспечени  этой модификации в дополнительном информационном регистре 5 при выполнении чтени  из матричного накопител  1 формируетс  нулева  информаци , поэтому на вьтход блока 11 поразр дно- . го сравнени  будет выдаватьс  содержимое информационного регистра 2. Каждый разр д регистра 10 четности столбцов при выполнении этой последовательности будет подсчитывать контрольную сумму разр дов соответствующего столбца страницы. После очередной модификации регистра 10 четности столбцов информаци , прочитанна  в информационный .регистр 2, пересылаетс  в дополнительный информационный регистр 5 и записываетс  в матричный накопитель 1 по прежнему адресу. После считывани  всех слов страницы матричного нако;пител  1 в регистре 10 четности столбцов будет сформирована контрольна  сумма всех столбцов данной страницы матричного накопител  1. Дл  определени  типа возникшей ошибки содержимое регистра 10 четности столбцов передаетс  на анализ в логический блок 6. При отсутствии ошибок или при наличии четного числа 9 ошибок в одном и том же разр де нескольких слов все разр ды регистра четности столбцов будут равны единицам . Так как подсчет четности стол цов выполн етс  только при обнаруже НИИ ошибки, такое состо ние регистра to четности столбцов будет говорить о наличии ошибки в одинаковом разр де четного числа слов страницы Одиночна  ошибка приведет к тому, что контрольна  сумма столбца, кото рому принадлежит разр д с ошибкой, окажетс  нулевой. Все разр ды регистра ТО четности колонок, за исклю чением одного, в этом случае будут единичные. Дл  исправлени  одиночной ошибки результирующее содержимое регистра 10 четности столбцов инвертируетс . Инвертирование обеспечиваетс  выдачей единиц во всех разр дах на выход блока 11 поразр дного сравнени . Генераци  единиц на выходе этого блока задаетс  специальным управл ющим сигналом, который вырабатываетс  блоком 8 управлени . После инвертировани  в регистре 10 четности столбцов установлен в единицу только один разр д, соответствующий сбойному разр ду в слове пам ти. Адрес ошибочного слова пересылаетс  из местной пам ти 46 логического блока 6 в регистр 9 адреса, ошибочное слово считываетс  из .матричного накопител  1 в информационный регистр 2 и передаетс  в дополнительный информационный регистр 5. Блок 8 управлени  выдает в селектор 4 управл ющий сигнал, переключающий селектор k на выдачу на выхо содержимого регистра 10 четности столбцов. На первый вход блока 11 поразр дного сравнени  передаетс  со держимое дополнительного информацион ного регистра 5 (исправл емое слово) на второй его вход - нулевое слово с единицей в том разр де, в котором произошла ошибка. В результате на выходе блока 11 поразр дного сравнени  формируетс  исправленное слово пам ти, так как ошибочный разр д инвертируетс . Регистр 10 четности столбцов сбрасываетс  по сигналу сброса из блока 8 управлени  и затем в него заноситс  скорректированное слово. После этого скорректированнов слово пересылаетс  через логический блок 6 в дополнительный информационный регистр 5 и записываетс  по прежнему адресу в.матричный на копитель Т. Дл  периодической проверки содержимого матричного накопител  1 на наличие кратных ошибок устройство содержит блок 12 задани  цикла проверки и блок анализа кратных ошибок . По сигналу с синхровхода 20 и при наличии разрешающего цикл проверки управл ющего сигнала с выхода блока 8 управлени  блок 12 задани  цикла проверки посылает сигнал а формирователь 7 запросов управлени  и одновременно модифицирует счетчик 17 адреса на +1. Так как после установки устройства в исходное состо ние сигналом с входа 18 сброса устройства счетчик 17 адреса имел значение -1, то теперь он имеет значение О. Блок 8 управлени  по запросу формировател  7 запросов управлени  вырабатывает последовательность управл кмцих сигналов дл  проверки содержимого матричного накопител  1. Под воздействием управл ющего сигнала блока 8 управлени  селектор 13 адреса пропускает на адресный вход матричного накопител  16 адрес первого слова четности столбцов, который считываетс  в регистр 10 четности столбцов. I Кроме этого, адрес первой страницы со четчика 17 адреса поступает в логический блок 6, где формируетс  адрес первого слова первой страницы, который запоминаетс  в местной пам ти логического блока 6 и одновременно пересылаетс  с выхода логического блока 6 в 9 адреса. Информационный регистр 2 принимает прочитанное слово матричного накопител  1, в дополнительном информационном регистре 5 формируетс  нулева  информаци , котора  передаетс  на первый вход блока 11 поразр дного сравнени .. Блок 3 контрол  провер ет правильность информации в информационном регистре 2 и, в случае обнаружени  ошибки, выдает сигнал в формирователь 7 запросов управлени  на выработку запроса на процедуру обработки возникшей ошибки, описанную выше. При отсутствии ошибки содержимое информационного регистра 2 через селектор k выдаетс  на вход блока 11 поразр дного сравнени . Значение регистра 10 четности столбцов модифицируетс  по этой информации. После модификации регистра 10 четности столбцов информаци , прочитанна  в информационный регистр 2, пересылаетс  в дополнительный информационный регистр 5 и записываетс  в матричный накопитель 1 по прежнему адресу.. . Логический блок 6 модифицирует   адрес, хран щийс  в местной пам ти k и описанна  выше последовательность выполн етс  столько раз, сколько сло содержит страница матричного накопител  1. В результате модификаций регистра 10 четности столбцов при отсутствии ошибок в информационных ело вах страницы матричного накопител  1 все его разр ды должны содержать еди ницы. Содержимое регистра 10 четности столбцов по управл ющему сигналу из блока 8 управлени  пересылаетс  в блок Ik анализа кратных ошибок, где производитс  анализ на число нулей в полученной информации. При наличии более чем одного нул  в полученном слове блок k анализа кратных ошибок передает на выход 21 устройства информацию о том, кака  произош ла ошибка, при отсутствии нулей выдаетс  сигнал правильности записанной информации. После завершени  проверки первой страницы перед проверкой следующей счетчик 17 адреса модифицируетс  на + 1 сиг-налом из блока 12 задани  цикла проверки и провер етс  в такой же последовательности следующа  страница матричного накопител  . Когда проверена последн   страница матричного накопител  1, счетчик 17 адреса устанавливаетс  дл  проверки первой страницы. Периодичность включени  циклов проверки определ етс  допустимой Потерей быстродействи  устройства , либо эти циклы запускаютс  тогда, когда устройство находитс  в состо нии ожидани . Блок 12 задани  цикла проверки работает следующим образом. По перво му входу 22 непрерывно поступает последовательность синхросигналов, чис ло которых подсчитывает счетчик 2k (фиг. 2). Емкость счетчика 2k зависит от того, через какие промежутки времени возможна проверка матричного накопител  1. Как только счетчик 2k будет заполнен, триггер 25 установитс  в единичное состо ние, которое при наличии на втором входе элемен9 012 та И 26 разрешающего сигнала из блока 8 управлени  на входе 23 формирует сигнал на первом выходе 2.8 блока 12 задани  цикла проверки, который поступает на вход формировател  7 запросов управлени , формирователь 7 запросов управлени  организует про- цедуру проверки содержимого матричного накопител  1., Перед проверкой очередной страницы матричного накопител  1 блок управлени  вырабатыйоеч сигнал, поступающий на второй вход 23 блока 12 задани  цикла проверки , которь1й поступает на второй вход элемента И 27, формирует на вто ром выходе 29 сигнал, модифицирующий по +1 счетчик 17 адреса. После конца цикла проверки матричного накопител  1 блок 8 управлени  формирует сигнал, поступающий на второй вход 23, который поступает на входы сброса триггера 25 и счетчика 2k, устанавливает их в исходное состо ние (нулевое). Блок 14 анализа кратных ошибок работает следующим образом. По разрешающему сигналу из блока 8 управлени  , поступающему на вход 3. управлени  (фиг. 3), разрешаетс  прием в регистр 31 сдвига информации из регистра 10 четности столбцов, и одновременно содержимое счетчика 32 обнул етс . Информаци  в регистре 31 сдвига сдвигаетс , а счетчик 32 считывает число выдвигаемых единиц . Информаци  о числе единиц передаетс  на выход устройства 21. Разр дность счетчика 32 может быть выбрана, например, равной , где k разр дность слова пам ти. В этом случае после завершени  цикла проверки страницы содержимое счетчика 32 однозначно характеризует наличие в странице ошибок. Изобретение позвол ет повысить эффективность контрол , так как при обнаружении одиночной ошибки в известном устройстве необходимо было подсчитать четности столбцов всего матричного накопител  1, что требует значительных затрат времени. В предлагаемом устройстве подсчитываетс  четность столбцов только той страницы , в которой произошла ошибка, и быстродействие устройства при выполнении процедур контрол  возрастает пропорционально увеличению емкости дополнительного матричного накопи13э 2

тел . Кроме того, по вл етс  возможность периодически производить постраничную проверку матричного накопител  I и получить информацию о наличии кратных ошибок.5

Claims (3)

1. Запоминающее устройство с коррекцией ошибок по авт. св. № , отличающеес  тем, что, с целью повышени  эффективности контрол , в него введены дополнительный матричный накопитель, блок анали за кратных ошибок, селектор адреса, счетчик адреса и блок задани  цикл проверки, первый вход которого подключен к выходу блока управлени , а второй вход блока задани  цикла проварки  вл етс  вторым входом устройства , первый выход блока задани  цикла проверки подключен к соответствующему входу формировател  запросов управлени , а второй выход блока заДани  цикла проверки подключен к входу счетчика адреса, выход которого подключен к первому информационному входу селектора адреса и к соответствующему входу логического блока, второй информационный вход селектора адоеса подключен к выходу регистра адреса, управл ющий вход селектора адреса подключен к соответствующему выходу блока управлени  и к первому входу блока анализа кратных ошибок, второй вход которого подключен к выходу регистра четности столбцов и к первому входу дополнительного матричного накопител , второй вход допол60I

нительного матричного накопител  подключен к выходу селектора адреса, а выход дополнительного матричного накопител  подключен к вторым информационным входам регистра четности столбцов.

2.Устройство по п. t, о т л и чающеес  тем, что блок задани  цикла проверки содержит триггер, элементы И и счетчик, первый вход которого  вл етс  первым входом блока задани  цикла проверки, выход счетчика подключен к первому входу триггера, выход которого подключен к первым входам первого и второго элементов И, выходы первого и второго элементов И  вл ютс  соответственно первым и вторым выходами блока задани  цикла проверки, вторые входы счетчика, триггера и элементов И  вл ютс  вторым входом блока задани  цикла проверки.

3.Устройство по п. 1, о т л и чающеес  тем, чт;о блок анализа кратных ошибок содержит регисхр

и счетчик, выход которого  вл етс  выходом блока анализа кратных ошибок, первый вход счетчика подключен к .выходу регистра, первый вход которого  вл етс  первым входом блока, вторые входы регистра и счетчика  вл ютс  вторым входом блока анализа кратных ошибок.

Источники информации, прин тые во внимание при экспертизе

1. Авторское свидетельство СССР № , кл. G 11 С 29/00, 1978 (прототип).

Фчг. i

Т

22

А

23

/

-т

fs

Фиг. г

39

А

35

37

ФагУ

36

se

fe.4

Фиг 5