JPS613256A - メモリ試験方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はランダム書込み順次読出し式（ＲａｎｄｏｍＷ
ｒｉｔｓ＋　５ｅｑｕｅｎｔｉａｌ　Ｒｅａｄ）のメモ
リのアドレス線スタ、りを検査するメモリ試験方式に関
する。

このようなメモリ試験方式は例えばディジタル式電子交
換機の時分割ネットワークにおける１次時間スイッチの
試験に用いられる。

〔従来の技術〕

周知のように、メモリは複数本のアドレス線によってア
ドレスを指定しデータの書込みと読出しを行うが、これ
らのアドレスｍが相互接触したシ、接地し九）、あるい
は電源線と接触したルすると、諌アドレス線の電位は常
Ｋｒ０Ｊあるいは「１」レベルの電位に引き込まれるこ
とになル、正常なアドレス指定を行えなくなる。このよ
うなアドレス線の障害を一般にアドレス線のスタ、りと
称している。

メモリへのデータの書込みと読出しを任意にアドレスを
指定して行えるメモリの場合、上記Ｊｐルアドレススタ
、りの試験は、所定のスタ、り検出用データをメモリに
アドレスを指定して書き込み、そのデータが正常に所定
のアドレスに書き込まれたかを検査することによりて行
うことが可能である。

一方、例えばディジタル式電子交換機の時分割ネットワ
ークにおいてａ、１次時間スイッチとしてランダム書込
み順次読出し式のメモリが用いられている。この種のメ
モリは、データの書込みは任意にアドレスを指定して行
うが、データの読出しは所定順序のアドレスを順次に指
定して行う方式のものである。

〔発明が解決しようとする問題点〕

例えばディジタル電子交換機の時分割スイッチ用メモリ
として用いられている順次読出し式のメモリでは、任意
データの読出し回路がないため、すなわちアドレスを任
意に指定してデータを読み出せないため、前述のスタ、
り試験方式を適用することができず、メモリのアドレス
線がスタックしている場合にもどのアドレス線がスタッ
クしているかを検査することができないという問題点が
ある。

〔問題点を解決するための手段〕

本発明においては、上述の問題点を解決するために、ラ
ンダム書込み順次読出し式メモリのデータ出力側に読み
出したデータをう、チするためのデータ続出し回路を設
け、障害検出用の特定データを咳メモリに書き込み、該
メモリの内容を特性のタイミングでｌ＊デデー読出し回
路に読み出すことによりアドレス線の障害ビット金判定
するメモリ試験方式が提供される。

〔実施例〕

第１図は本発明の一実施例としてのメモリ試験方式を行
う装置のブロック図である。メモリ１はランダム書込み
順次読出し式のメモリであシ、とのようなメモリは例え
ばディジタル電子交換機の時分割ネットワークにおける
１次時間スイ、チに用いられている。メモリ１のアドレ
ス線２のビ。

ト数は本実施例ではＡＯ〜Ａ３の４ビ、トであシ、した
がってメモリ１はｒＯＪからｒＦＪまでの１６個のアド
レスを有する。

アドレス選択回路３はメモリｌのアドレスをデータ書込
み時には中央処理装置等からアドレスバス４を介して送
られてくるアドレスに切シ換え、一方、データ読出し時
にはカウンタ５から送出される順次に増大または減小す
るアドレスに切換える回路である。したがって、メモリ
１は、データ書込み時にはデータバス６上のデータをア
ドレスバス４によシ指定される任意のアドレス位置に格
納し、データ読出し時には該格納データをカウンタ５に
よる所定順序のアドレス位置から順次に読み出し、後工
程の各装置に送出する。

メモリ１のデータ出力側には「０」スタ、り検出用２．
子回路８と「１」スタック検出用ラッチ回路９とが設け
られておシ、メモリ１のデータ出力端紘う、子回路８，
９の各データ入力端に接続される。「０」スタ、り検出
用う、子回路８のクロックパルス入力端にはカウンタ５
からメモリｌの先頭アドレス読出しタイミングそパルス
信号Ｔｐが入力され、「ｌ」スタック検出用う、子回路
９のクロ、クパルス入力端にはメモリｌの最終アドレス
読出しのタイミングでノ臂ルス信号ＴＬが入力される。

次に第１図装置によりてメモリ試験を行う方法を第２図
、第３図を参照しつつ説明する。

第２゛図、第３図はアドレス線２のスタ、り検出のため
にメモリ１に書き込む試験データツクターンであシ、第
２図にはアドレス線がスタックにょうてｒＯＪレベルに
引き込まれる場合に障害のあるピットを検出する「０」
スタ、り検出用データ・９ターンが示され、第３図には
同様にアドレス線がスタックによって「１」レベルに引
き込まれる場合に障害ビットを検出する「ｌ」スタック
検出用データ／々ターンが示される。

第２図、第３図において、０，１，２．・・・Ｅ。

Ｆで示されるものはメモリｌのアドレスであり、第２図
の場合にはメモリの０．１，２，４．８の各アドレス位
置にそれぞれデータｒ００００Ｊ、ｒｏｏｏｌＪ、ｒｏ
ｏｌｏＪ、ｒｏｌｏｏＪ、ｒｌｏｏｏＪが書き込まれ、
第３図の場合には？、Ｂ、Ｄ、Ｅ。

Ｆの各アドレス位置にそれぞれデータｒｏ１１１Ｊ、ｒ
ｌｏｌｌＪ、「１１Ｏ１」、「１１１Ｏ」、「１ｌｌｌ
」が書き込まれる。

アドレス線、の「０」スタ、りを第２図の「０」スタ、
り検出用データを用いて検出する場合について以下に説
明する。まず、アドレス・ぐス４を介してアドレスを指
定して第２図の「０」スタック検出用データをメモリＩ
Ｋ書き込む。したがって、正常であればメモリｌの０，
１，２，４．８の各アドレス位置にはそれぞれデータｒ
ｏｏｏｏＪ、ｒｏｏｏｉ　Ｊ、ｒｏｏｌｏＪ、ｒｏｌｏ
ｏＪ、ｒｌｏｏｏＪが書き込まれる。

いま仮りに、アドレス線２のアドレスビットＡ２が「０
」スタ、りしているため、その電位が常にｒＯＪレベル
とされるものとする。４番地のアドレス位置を指定して
メモリＩＫデータｒ０１００Ｊを書き込む場合、アドレ
ス線に障害がなければアドレス線２の各ビ、）ＡＩＡＩ
ＡＩ、ＡＯにｒｏｌｏｏＪの２進符号が現われるはずで
あるが、アドレスビットＡ２がスタックしているためア
ドレス線上に現われる２進符号はｒｏｏｏＯＪとなる。

したがって、正常であれば４番地のアドレス位置に書き
込まれるはずであったデータｒ０１００Ｊは、ピッ）Ａ
２の障害時には０番地に書き込まれる。

メモリ１への「０」スタック検出用データの書込みが終
了すると、次にカウンタ５からのアドレス信号によって
メモリ００番地から順次に書き込んだデータを読み出し
てｒ−タパス７上にのせる。

この際、メモリ１から０番地のデータを読み出すタイミ
ングで「０」スタック検出用ラッチ回路８のクロックパ
ルス入力端にカウンタ５からパルス信号ＴＰを送出する
と、該ラッチ回路８にはメモリ１００番地のデータが読
み込まれてう、チされる。

アドレス線に障害のないときには０番地にはデータｒ０
０００Ｊが書き込まれているはずであるが、前述したよ
うにアドレスビットＡ２が「０」スタ、りしているため
、該０番地にはデータｒ０１００Ｊが書き込まれている
。したがって、ラッチ回路８の２．テ内容はｒｏｌｏｏ
Ｊとなシ、このう、チ内容をプログラム処理によって後
に読み出すことによってアドレス線のどのビットに「０
」スタ、りがあるかを判定することができる。

アドレス線２の「１」スタックを検出する場合は、同様
にして第３図の「１」スタック検出用データをメモリｌ
に書き込む。アドレス線のいずれかのビットが「１」ス
タ、りしている場合には、その障害のあるビットは常に
「ｌ」レベルとなる。

したがって、第２図の場合と同様に、メモリ１０Ｆ番地
にはｒｌＪスタ、りしているアドレスビットを示すデー
タが書き込まれることになる。このＦ番地のデータを、
メモリ１からＦ番地のデータを読み出すタイミングで「
１」スタ、り検出用う、子回路９にラッチし、そのう、
チ内容を後にプログラム処理によって検査することによ
ってアドレス線の「１」スタ、りしているビットを判定
できる。

このように９２図と第３図の検出用データのメモリ１へ
の書込みと読出しを２サイクルで行い、ラッチ回路８，
９のう、チ内容を後に読み出して検査することによシ、
アドレス線の「０」またはｒｌＪスタ、りしているビッ
トを検出することができる。

本発明のメモリ試験方式を、ディジタル式電子交換機の
時分割ネットワークにおける１次時間スイッチのメモリ
試験に適用する場合のプロ、り構成が第４図に示される
。

第４図において、加入者集線装置ＬＣ，アナログトラン
クＡＴ、ディジタルターミナルＤＴなどから入力された
ディジタル信号は、直列並列変換器４１．マルチブレフ
サ４２を介して１次時間スイッチ４３に入力される。

１次時間スイ、チ４３鉱、通話路メモリ４３ｍと受信信
号メモ！ｊ４３ｂとからなシ、通話路メモリ４３［は通
話信号の切換えを行い、受信信号メモリ４３ｂは各種制
御信号の切換えを行う。この１次時間スイッチ４３はラ
ンダム書込み順次読出し式のメモリでｈ−ｚて、書込み
時にはマルチプレクサ４２からの各タイムスロットの信
号を中央制御装置ＣＣ（図示しない）から制御メモリ４
４　ｍを介して任意に指定されるアドレスに書き込み、
読出し時にはカウンタ等による所定順序のアドレスによ
ってデータを順次に読み出す。

通話路メモリ４３ｍから順次に読み出された通話信号は
空間スイッチ４５を介して２次時間スイ、チ４６の通話
路メモリ４６ｍに読み込まれる。

１次時間スイッチ４３０通話路メモリ４３ｍのデ−タ出
力部には「０」スタック検出用う、子回路４７ｍと「１
」スタック検出用う、子回路４７ｂとが設けられておシ
、ラッチ回路４７ｍは通話路メモリ４３ｍの先頭番地読
出しのタイミングで入力データをラッチし、ラッチ回路
４７には最終番地読出しのタイミングで入力データをラ
ッチできるようになっている。

一方、受信信号メモ！Ｊ　４３　ｂから読み出された、
　　制御信号は中央制御装置ＣＣの呼処理プロセッサＣ
ＰＨに送られ、該呼処理グ・口４ｙすＣＰＲから２次時
間スイッチ４６の送信信号メモ”１４６ｂに送出される
。２次時間スイッチ４６からの信号はデマルチブレフサ
４８、並列直列変換器４９を介して加入者集線装置ＬＣ
，アナログトランクムＴ１ディジタルターミナルＤＴな
どに送出される。なお、制御メモ！ｊ４４ｂ、４４ｃは
それぞれ空間スイッチ４５用、２次時間スイッチ４６用
の制御メモリである。

この第４図装置は、保守診断用として、時分割ネットワ
ークの通話路の導通試験管行う公知の機能を備えている
。すなわち、通話路の導通試験を行うため、２次時間ス
イッチ４６の出力部の複数の固定タイムスロットを１次
時間スイッチ４３の入力部へ折シ返す機能が備えられて
いる。この機能によって２次時間スイッチ４６の送信信
号メモリ４６　ｂから送出された試験データは通話路（
２次時間スイ、チ４６−空間スイッチ４５−１次時間ス
イッチ４３の経路）を経て１次時間スイッチ４３の入力
部に受信されるようになっておシ、受信信号メモリ４３
ｂで受信された試験データを送出データと照合すること
によシ各通話チャネル毎の試験を行っている。

第４図装置における１次時間スイッチ４３０通話路メモ
９４３ｍのメモリ試験動作が以下に説明される。通話路
メモリ４３ｍのアドレス線スタ。

りを検出するために紘、該通話路メモ９４３ｍに第２図
、第３図で示したような「０」スタック検出用データと
ｒｌＪスタック検出用データとを順に書き込めばよい。

なシ、第２図、第３図のｒ−タ社アドレス線のビット数
が４ビ、トの場合であるが、１次時間スイッチ４３のア
ドレス線のビット数は１０ビ、トあル、したがりて「０
」または「ｌ」スタ、り検出用データ本そのビット数に
対応した構成となる。

通話路メモリ４３畠へのスタ、り検出用データの書込み
は中央制御装置ＣＣから直接に行うことができれに簡単
に行えるのであるが、従来装置に拡このように１次時間
スイッチ４３に中央制御装置ＣＣから直接にデータを書
き込む機能は備えられていない。このためスタ、り検出
用データの書込みは、前述した通話路の導通試験用の機
能を用いて行うゆ すなわち、中央制御装置によって用意されたス。

り、り検出用データは初めに２次時間スイッチ４６の送
信信号メモリ４６ｂに入力され、該メモリの出力部から
複数の固定タイムスロットによシ。

通話路を経て１次時間スイッチ４３の通話路スイ、チ４
３ｍの入力部に折シ返毒されて該メモリ４３＆に書き込
まれる。

「０」スタック検出用ラッチ回路４７ａはｒＯＪスタッ
ク検出試験時にメモリ４３ｍの先頭番地のデータをう、
チし、「１」スタック検出用ラッチ回路４７ｂａｒｌＪ
スタ、り検出試験時にメモリ４３ｍの最終番地のデータ
をラッチする。その後、う、子回路４７　＄１　＄　４
７　ｂのう、チデータを読み出してアドレス線のｒＯＪ
または「１」スタ、りの有無を検査する。

〔発明の効果〕

本発明によれば、従来行えなかったランダム書込み順次
読出し式メモリのアドレス線のスタックビットの検査が
行えるようになる。

【図面の簡単な説明】

第１図は本発明の一実施例としてのメモリ試験方式を行
う装置のプロ、り図１．第２図、第３図社第１図装置で
用いるスタ、り検出用データフ４ターンを示す図、第４
図は本発明方式をディジタル電′子交換機に適用する場
合のブロック図である。 １・・・ランダム書込み順次読出し弐メそり、２・・・
アドレス線、３・・・アドレス選択回路、８・・・「０
」スタック検出用ラッチ回路、９・・・ｒｌＪスタック
検出用ラッチ回路。

Claims (1)

【特許請求の範囲】
1. 　ランダム書込み順次読出し式メモリのデータ出力側に
   読み出したデータをラッチするためのデータ読出し回路
   を設け、障害検出用の特定データを該メモリに書き込み
   、該メモリの内容を特定のタイミングで該データ読出し
   回路に読み出すことによりアドレス線の障害ビットを判
   定することを特徴とするメモリ試験方式。