RU1807562C - Дешифратор врем импульсных кодов - Google Patents

Abstract

Изобретение относитс  к автоматике, вычислительной технике, радиотехнике, св зи, а именно к устройствам декодировани  импульсных кодовых последовательностей , и может быть использовано в устройствах обработки информации. Целью изобретени   вл етс  расширение области применени  дешифратора за счет осуществлени  декодировани  врем импульсных кодов по критерию k из т. Дешифратор со

Description

держит синхронизатор 1. квантователь 2 по амплитуде, квантователь 3 по длительности, первый 4 и второй 5 формирователи, триггер 6, элемент И 7, адресный счетчик 8, первый

9 и второй 10 регистры, мультиплексор 11, блок 12 пам ти, блок 13 обработки сигналов, тактовый вход 14, первый 15 и второй 16 входы и выход 17. 3 ил.

Изобретение относитс  к автоматике, вычислительной технике, радиотехнике, св зи, а именно к устройствам декодировани  импульсных кодовых последовательностей , и может быть использовано в устройствах обработки информации.

Целью изобретени   вл етс  расширение области применени  дешифратором за счет осуществлени  декодировани  врем - импульсных кодов по критерию к/м.

На фиг. 1 приведена функциональна  схема устройства; на фиг. 2 - переменные диаграммы, по сн ющие принцип работы дешифратора; на фиг. 3 - примеры (варианты ) исполнени  блоков: а) синхронизатор, б) блок обработки, в) второй формирователь, г) квантователь по длительности.

Дешифратор врем импульсных кодов содержит синхронизатор 1, квантователь 2 по амплитуде, квантователь 3 по длительности , первый 4 и второй 5 формирователи, триггер 6, элемент И 7, адресный счетчик 8, первый 9 и второй 10 регистры, мультиплексор 11, блок 12 пам ти, блок 13 обработки сигналов, тактовый вход 14, первый 15 и второй 16 информационные входы и

ВЫХОДИТ.

Работу дешифратора рассмотрим на примере при п 4, где п - число разр дов регистров.

Дешифратор работает следующим образом .

В исходном состо нии первый 22 и адресный 8 счетчики наход тс  в произвольном состо нии, триггер 21 второго формировател  5 - в нулевом состо нии. При этом первый 24 и второй 25 трехвходо- вые элементы И, первый 23, второй 27 и третий 28 вентили, первый 9 и второй 10 регистры, мультиплексор 11 и блок 13 обработки сигналов работают в обычном режиме . Адресный 3 счетчик не считает импульсы, т.к. элемент И 7 закрыт и на его выход не поступают сигналы с второго выхода синхронизатора 1. Блок 12 пам ти находитс  в одном из режимов, при этом информаци  в него записываетс , а из него не считываетс . Информаци  на входе и выходе устройства отсутствует.

С приходом импульса Строб на вторую входную шину 16, котора  соединена с входом первого формировател  4, последний по переднему фронту этого импульса вырабатывает сигнал установки первого счетчика 22 в нулевое состо ние, Одновременно этим сигналом устанавливаетс  в нулевое состо ние счетчик 20 и в единичное состо ние триггер 21 второго 5„формирова- тел , который соединен последовательно с первым формирователем 4, Триггер 6 устанавливаетс  в единичное состо ние и

разрешает прохождение тактовых сигналов с второго выхода синхронизатора 1 через второй вход элемента И 7 на счетный вход адресного счетчика 8, под действием которых адресный 8 счетчик производит перебор  чеек блока 12 пам ти. Первый счетчик 22 считает импульсы, поступающие на его счетный вход с тактовой шины, при этом на выходах синхронизатора 1 формируютс  синхронизированные началом сигнала

Строб следующие сигналы: первый выход - сигналы, соответствующие тактовым сигналам , поступающим на тактовую шину, второй выход - Считывание - Запись - тактовые сигналы, которыми осуществл етс  считывание (запись) из/в блок 12 пам ти, формируетс  первым вентилем 23, эти же сигналы используютс  в качестве счетных импульсов адресного счетчика 3; третий выход - Выбор режима РП - выбор режима

первого регистра 9 - первым трехвходовым элементом И 24; четвертый выход - Считывание их РП /РГ2 - считывание информации из первого/второго регистра и запись ее в блок 12 пам ти - триггером 26; п тый

выход - Выбор режима РГ2 - выбор режима работы второго регистра 10 - вторым трехвходовым элементом И 25; шестой выход- Запись РП - запись информации из блока 12 пам ти в первый 9 регистр - первым вентилем 27; седьмой выход - Запись РГ2 - запись информации из блока 12 пам ти во второй регистр 10 - вторым вентилем 28; восьмой - подключение выходов регистров 9 и 10 к элементу И 19 в блоке 13

обработки.

Сигналы, поступающие на первый вход 15, квантуютс  по амплитуде и длительности при помощи квантователей 2 и 3 и поступают на объединенные информационные

входы первого 9 и второго 10 регистра сдвига , а также на первый вход блока 13 обработки , Под действием сигналов типа

меандр, поступающих на тактовую шину, производитс  сдвиг входной информации в первом 9 и втором 10 регистрах сдвига. При этом первые (нечетные) п элементов этой информации записываютс  во второй регистр 10, а из него параллельным кодом - в первую (нечетную  чейку) блока 12 пам ти, из которой предварительно была считана в первый регистр 9 информаци , записанна  туда ранее в предыдущем цикле обращени . Последующие (четные) п элементов этой информации записываютс  в первый регистр 9, а из него параллельным кодом - во вторую (четную)  чейку блока 12 пам ти, из которой предварительно была считана во второй регистр 10 информаци , записанна  туда ранее в предыдущем цикле обращени , Запись и считывание информации из первого 9 и второго 10 регистров в блок 12 пам ти и обратно осуществл етс  путем изменени  режимов работы регистров (Сдвиг или Запись) под действием сигналов, поступающих с выходов первого 24 и второго 25 трехвходовых элементов И на соответствующие входы этих регистров, а также сигнала Считывание-Запись, поступающего с выхода первого вентил  23 на соответствующий вход блока 12 пам ти. Коммутаци  выходов.первого 9 и второго 10 регистров с информационными входами блока 12 пам ти осуществл етс  сигналами с выходов триггера посредством мультиплексора 11. В блоке 12 пам ти перебираетс  определенное Число  чеек, которое определ етс  длительностью сигналов Строб Т и тактовых сигналов t, поступающих на управл ющий вход блока 12 пам ти. Число  чеек N можно определить по следующей формуле N T/t.

Процесс обмена информацией Между регистрами 9 и 10 и блоком пам ти 12 осуществл етс  до по влени  сигнала на выходе второго формировател  5. Последний совместно с триггером 6 осуществл ет формирование сигнала Строб + 1, длительность которого по отношению к исходному сигналу Строб больше на один такт длительности импульсов, вырабатываемых на втором выходе синхронизатора 1. По окончании формировани  сигнала Строб + производитс  установка триггера 6 в состо ние , которым запрещаетс  прохождение сигналов на счетный вход счетчика 8 и управл ющий (Запись-Считывание) вход блока 12 пам ти. После этого дешифратор возвращаетс  в исходное состо ние.

Таким образом, осуществив квантование входных сигналов по амплитуде и по длительности при помощи квантователей 2 и 3, разбив входную информацию на группы , содержащие по п тактовых элементов, и

разделив при помощи первого 9 и второго 10 регистров эту информацию на два потока (нечетный и четный), преобразовав ее из последовательного кода в параллельный при помощи этих регистров и осуществив задержку полученного кода путем запоминани  в блоке 12 пам ти с последующим считыванием из него, через врем , определ емое периодом следовани  сигнала

0 Строб, поступающего на вторую входную шину 16, произвед  обратное преобразование этой информации из параллельного кода в последовательный путем считывани  ее из блока 12 пам ти и записи ее в первый 9

5 и второй 10 регистры и объединив эти потоки на выходе устройства при помощи блока обработки сигналов, производитс  дешифраци  входных сигналов.

При этом перебор  чеек 12 пам ти осу0 ществл етс  при помощи адресного счетчика 8 со сдвигом на одну  чейку начального адреса при каждом новом цикле обращени  к блоку 12 пам ти (т.е. при каждом очередном по влении сигнала Строб).

5 Сдвиг  чейки начального адреса осуществл етс  вторым формирователем 5, при этом содержимое счетчика 8 каждый раз с приходом импульса Строб увеличиваетс  на единицу.

Таким образом, нечетные п элементов.

0 записываютс  через второй регистр 10 в нечетные  чейки блока 12 пам ти и из них должны считыватьс  во второй регистр при следующем цикле обращени , Это возможно лишь в том случае, если производить

5 считывание из блока пам ти со сдвигом на одну  чейку при каждом новом цикле обращени . Аналогично дл  четных элементов,

Сдвиг  чейки начального адреса адресного счетчика 8 позвол ет, во-первых, обес0 печить работоспособность устройства, так как, например, в 1 цикле обращени  запись нечетных п элементов информации (п - число разр дов регистра) записываетс  последовательным кодом во второй регистр 10, а

5 из него параллельным кодом в нечетную  чейку блока 12 пам ти, при этом ранее записанна  в эту  чейку информаци  предварительно считываетс  в первый регистр 9. (Одновременно осуществить считывание в

0 первый 9 регистр, сдвиг информации в нем и запись новой информации в эту же  чейку .блока 12 пам ти невозможно). В противном случае, так как считывание ранее записанной информации из  чейки блока 12 пам ти

5 должно предшествовать записи в нее, получаетс  в следующем цикле обращени  к блоку 12 пам ти информации, записанна  в нечетные  чейки, попадает в первый регистр 9 и наоборот информаци , записанна 

в четные  чейки, попадает во второй регистр 10, что  вл етс  недопустимым,

Во-вторых, повысить надежность устройства за счет того, что отказ одной из  чеек блока пам ти не приводит к отказу устройства в целом, т.к. не попав на выход устройства в предыдущем цикле обращени  (ввиду того, например, что информаци  должна была записыватьс  в  чейку, котора  оказалась неисправной) она попадает на выход устройства, в следующем цикле обра- .щени .

На фиг. 2 изображены диаграммы, по сн ющие принцип работы устройства.

На диагр.а) изображены входные (Вход 1) сигналы, условно разбитые на группы, содержащие по четыре тактовых элемента: в 1-й группе - 0001, во 2-й -0010 и в 3-й - 0110.

На диагр.б) представлены тактовые им- пульсы поступающие на тактовую 14 шину, которые через размножитель 29 поступают с первого выхода синхронизатора 1 на сдвигающие входы первого 9 и второго 10 регистров сдвига.

На диагр. в), г) и д) показаны входные сигналы первого, второго и третьего разр дов счетчика 21 синхронизатора 1. Пунктиром показан сигнал на инверсном выходе третьего разр да этого счетчика.

На диагр. е) и ж) изображены сигналы, поступающие с выходов первого 24 и второго 25 трехвходовых элементов и соответственно на входы Выбор режима первого 9 и второго 10 регистров, которые  вл ютс  соответственно третьим и п тым выходами синхронизатора 1.

На диагр. з) представлен сигнал Запись-считывание , который формируетс  на втором выходе синхронизатора 1 и посту- пает с выхода первого.вёнтил  23 на второй вход второго формировател  5, С-вход триггера 6 и элемента И 7 непосредственно и через элемент И 7 на соответствующий вход блока 12 пам ти и счетный вход адресного 8 счетчика.

На диагр. и) изображены сигналы, поступающие на вход коммутатора 11 с пр мого выхода триггера 26, пунктиром - инверсный ему сигнал, которые  вл ютс  соответственно четвертым и восьмым выходом синхронизатора 1.

На диагр, к) представлены сигналы на выходе младшего разр да адресного счет- чика 8.

На дигр. л) показаны выходные сигналы,

На диагр, м)изображен сигнал Строб,

поступающий на вторую входную (Вход 2)

шину. Пунктиром показан сигнал Строб +

1, поступающий е выхода второго 5 формировател  на , D-вход триггера 6,

Claims (1)

1. На фиг. 3 показаны примеры (варианты) исполнени : а) синхронизатора 1; б) блока 13 обработки, в) второго формировател  5 и г) квантовател  3 по длительности. Формула из обрет.ени  Дешифратор врем импульсных кодов, содержащий первый формирователь импульсов , вход которого  вл етс  первым ин- формационным входом дешифратора, первый и второй регистры сдвига, информационные входы которых объединены, мультиплексор и элемент И, отличающий- с   тем, что, с целью расширени  области применени  дешифратора путем осуществлени  декодировани  врем импульсных кодов по критерию k из т, в него введены второй формирователь импульсов, блок пам ти , блок обработки, счетчик, триггер, квантователь по амплитуде, квантователь по длительности и синхронизатор, первый вход которого и первый вход квантовател  по длительности объединены и  вл ютс  тактовым входом дешифратора, вход квантовател  по амплитуде  вл етс  вторым информационным входом дешифратора, выход соединен с вторым входом квантовател  по длительности, выход которого сое- динен с информационными входами регистров сдвига и первым входом блока обработки, выход которого  вл етс  выходом дешифратора, выход первого формировател  импульсов соединен с первым входом второго формировател  импульсов и с вторым входом синхронизатора , первый выход которого соединен с входами сдвига первого и второго регистров сдвига, второй выход синхронизатора соединен с первым входом элемента И, С-входом триггера и вторым входом второго формировател  импульсов , выход которого соединен с D-вхо- дом триггера, выход которого соединен с вторым входом элемента И, выход которого соединен с управл ющим входом блока пам ти и со счетным входом счетчика, выходы счетчика соединены с адресными входами блока пам ти, выходы которого соединены с соответствующими D-входами первого и второго регистров сдвига, выходы которых соединены соответственно с соответствующими первыми и вторыми входами мультиплексора , выходы которого соединены с соответствующими информационными входами блока пам ти, третий, четвертый и п тый выходы.синхронизатора соединены соответственно с входом выбора режима первого регистра сдвига, управл ющим входом мультиплексора и входом выбора режима второго регистра сдвига, шестой,

   седьмой и восьмой выходы синхронизатораблока обработки, третий и четвертый входы

   соединены соответственно с входом записикоторого подключены к последним выходам

   первого регистра сдвига, входом записисоответственно первого и второго региствторого регистра сдвига и вторым входомров сдвига.

   Фи г. 2

   Кбл.2

   фиг.3