JP2670905B2 - カウンタ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はカウンタに関し、特に下
位ビットのカウント出力が不要な場合にその上位ビット
のカウントを高速化することができるカウンタに関す
る。

【０００２】

【従来の技術】クロックパルスに同期してカウントする
カウンタでは、カウントを高速化させる場合、クロック
パルスの周期を小さく（周波数を大きく）することが一
般的に行われる。

【０００３】

【発明が解決しようとする課題】しかし、カウンタには
最高動作周波数があり、かかる最高動作周波数付近でカ
ウンタを動作させている場合には、カウンタが動作不能
となる虞がある。

【０００４】ところで、カウンタが使用されるタスクに
よってはカウンタの下位ビットが不要となり、その上位
のビットのみを使用することがある。

【０００５】そこで、カウンタの下位ビットが不要な場
合において、カウンタが動作不能とならずにカウントを
高速に行うことができるカウンタの開発が望まれる。本
発明はかかるカウンタを提供することをその目的として
いる。

【０００６】

【課題を解決するための手段】本発明では、カウントイ
ネ−ブル入力端子にカウントイネ−ブル信号を入力する
ことによりクロックパルス信号に同期して最下位ビット
を前記クロックパルス信号の周期ごとに状態変化させて
カウント出力する第１のフリップフロップと、カウント
イネ−ブル入力端子に前記第１のフリップフロップのボ
ロ−信号またはキャリイ信号を入力することにより前記
クロックパルス信号に同期して前記最下位ビットの上位
ビットを前記第１のフリップフロップのカウント出力の
周期ごとに状態変化させてカウント出力する第２のフリ
ップフロップとを有したカウンタにおいて、前記第２の
フリップフロップのカウントイネ−ブル入力端子に前記
第１のフリップフロップから出力されるボロ−信号また
はキャリィ信号の他に前記カウントイネ−ブル信号を強
制的に入力することにより当該第２のフリップフロップ
を前記クロックパルス信号の周期ごとに状態変化させて
カウント出力するようにしている。

【０００７】

【作用】かかる構成によれば、第２のフリップフロップ
のカウントイネ−ブル入力端子に最下位カウント用の第
１のフリップフロップのボロ−信号またはキャリイ信号
を入力するのではなくて、カウントイネ−ブル信号を入
力することにより当該第２のフリップフロップの出力は
第１のフリップフロップと同じくクロックパルス信号の
周期ごとに状態変化して高速化される。

【０００８】

【実施例】以下、図面を参照して本発明に係るカウンタ
の実施例について説明する。

【０００９】ここで、図１は実施例のカウンタの回路構
成を示し、図２は図１のカウンタが使用されるデ−タ処
理装置のブロック図を示し、図３は図２のデ−タ処理の
対象であるデ−タフレ−ム信号のプロトコルを示し、図
４および図５は図２の装置各部の信号のタインミングチ
ャ−トを示している。

【００１０】図２のデ−タ処理装置は図３に示すデ−タ
フレ−ム信号Ｓを受信して該デ−タフレ−ム信号Ｓのデ
−タ部ＤＩのデ−タをメモリに書き込むとともに、メモ
リから読み出してデ−タ処理を行うものである。図３に
示すようにデ−タフレ−ム信号Ｓは図２の装置にシリア
ルに伝送されてくる信号であり、デ−タ部ＤＩの先頭を
示すスタ−トコ−ドＳＴと、２ビットが１単位のデ−タ
とされ、２ＮビットでＮ個の実デ−タが符号化されてい
るいわゆるバイフェ−ズデ−タで構成されるデ−タ部Ｄ
Ｉと、デ−タ部ＤＩの後尾を示すストップコ−ドと、デ
−タエラ−検出の有無を示すエラ−コ−ドＥＲＲとから
構成されている。バイフェ−ズデ−タではたとえば２ビ
ット「００」が「０」を示すデ−タ、２ビット「０１」
が「１」を示すデ−タである。

【００１１】図２のデ−タ処理装置は大きくは、上記デ
−タフレ−ム信号Ｓを受信するフレ−ム受信部５０と、
フレ−ム受信部５０で受信したフレ−ム信号Ｓ中のデ−
タ部ＤＩのバイフェ−ズデ−タを復号化して２ビット単
位のデ−タを１ビットのデ−タに復号処理する復号化処
理部５１と、フレ−ム信号Ｓ中のデ−タ部ＤＩの実デ−
タ数Ｎを示す２進デ−タが格納されている実デ−タ数レ
ジスタ５２と、実デ−タ数レジスタ５２に格納されてい
る実デ−タ数Ｎをプリセットして、該実デ−タ数Ｎから
カウントダウンを行うカウンタ３０と、カウンタ３０の
出力によりアドレス指定が行われ復号化処理部５１で復
号化されたデ−タを指定アドレスに書き込み、格納する
とともに、カウンタ３０の出力によりアドレス指定が行
われ、格納されたデ−タを読み出してデ−タ出力するメ
モリ５３と、メモリ５３の記憶デ−タを入力して所要の
デ−タ処理を行うデ−タ処理部５４と、後述する各種信
号を入力してメモリ５３およびカウンタ３０に後述する
信号を加える組合せ論理回路部５５と、後述する各種信
号を入力してカウンタ３０に後述する信号を加える組合
せ論理回路部５６、５７とから構成されている。

【００１２】図１に示すようにカウンタ３０は、アップ
／ダウン制御入力付きのプリセット可能な同期式の４ビ
ット２進（１６進）カウンタである。ここで上記実デ−
タ数Ｎは８以下の数であるものとする。したがって実デ
−タ数Ｎのカウントはカウンタ３０の上位３ビットのみ
を動作させることで可能となり、最下位ビットのカウン
トは不要となる。カウンタ３０は、組合せ論理回路部５
６から出力されるクロックパルス信号ＣＫを入力する入
力端子１と、アップ／ダウン制御入力信号Ｕ／Ｄを入力
する入力端子２と、組合せ論理回路部５５から出力され
るカウントイネ−ブル信号ＣＥ を入力する入力端子
３と、実デ−タ数レジスタ５２から出力されるプリセッ
トデ−タＰ１、Ｐ２、Ｐ３（Ｐ１、Ｐ２、Ｐ３の順で桁
が上位となる）がそれぞれ入力される入力端子５、６、
７と、組合せ論理回路部５７から出力されるロ−ド信号
ＬＯＡＤ が入力される入力端子８と、デ−タ処
理信号ＴＳＫが入力される入力端子９と、カウント出力
Ｑ０、Ｑ１、Ｑ２、Ｑ３が出力される出力端子１０、１
１、１２、１３を有している。フリップフロップ１４、
１５、１６、１７の各クロック入力端子ＣＫには上記入
力端子１を介してクロックパルス信号ＣＫが加えられ、
該クロックパルス信号ＣＫに同期して４ビットのデ−タ
を１４、１５、１６、１７の順で桁が上位となるようカ
ウントする。フリップフロップ１４、１５、１６、１７
のカウント出力Ｑ０、Ｑ１、Ｑ２、Ｑ３は出力端子１
０、１１、１２、１３を介して外部に出力される。フリ
ップフロップ１４のクロックイネ−ブル入力端子ＣＥに
は入力端子３がインバ−タを介して接続されており、カ
ウントイネ−ブル信号ＣＥ の論理反転信号を入力す
る。フリップフロップ１４のＱ０ 出力はオア回路１
８に加えられるとともに、入力端子９を介して入力され
るデ−タ処理信号ＴＳＫはオア回路１８に加えられてい
る。オア回路１８の出力はフリップフロップ１５のカウ
ントイネ−ブル入力端子に加えられている。フリップフ
ロップ１６、１７の各カウントイネ−ブル入力端子には
それぞれ前段のフリップフロップ１５、１６のカウント
出力Ｑ１ 、Ｑ２ が加えられている。なお、入力端子
４はフリップフロップ１４をプリセットするデ−タが入
力される端子であり、実施例では所定の値、たとえば論
理「１」レベルがプリセットされるものとする。

【００１３】以下、図４のタインミングチャ−トを併せ
参照して図１および図２の動作について説明する。

【００１４】・デ−タフレ−ム信号Ｓの受信およびメモ
リ５３へのデ−タの書き込み まず、初期状態（時刻ｔ０前）においては、メモリ５３
への書き込みのため、デ−タ処理信号ＴＳＫがオフされ
ている（図４（ｇ）参照）。また、カウンタ３０でカウ
ントダウンを行うべく入力端子２にはカウントダウンさ
せるための信号Ｕ／Ｄが加えられている。フレ−ム受信
部５０にデ−タフレ−ム信号Ｓが入力されると、時刻ｔ
０においてフレ−ムデ−タ入力信号ＦＩは論理「１」レ
ベルに立ち上がり、以後デ−タフレ−ム信号Ｓのデ−タ
部ＤＩが入力されている間論理「１」レベルのままとな
る（図４（ｃ）参照）。これと同時にデ−タフレ−ム信
号Ｓの先頭のスタ−トコ−ドＳＴが検出され、スタ−ト
コ−ド検出信号ＳＴが時刻ｔ０〜ｔ１間で論理「１」レ
ベルとなる（図４（ａ）参照）。この結果、組合せ論理
回路部５７から出力されるロ−ド信号ＬＯＡＤ
は論理「０」レベルとなり、このロ−ド信号ＬＯＡＤ
がカウンタ３０の入力端子８、インバ−タ等を介
してフリップフロップ１４、１５、１６、１７のリセッ
ト、セット端子ＲＤ、ＳＤに加えられる。これにより入
力端子４に加えられた信号「１」がフリップフロップ１
４でプリセットされるとともに入力端子５、６、７に加
えられた２進デ−タＰ１、Ｐ２、Ｐ３（実デ−タ数Ｎを
示す）がフリップフロップ１５、１６、１７でそれぞれ
プリセットされ、それぞれＱ１、Ｑ２、Ｑ３としてカウ
ンタ３０から出力される。また、図４の（ｅ）、（ｄ）
ではカウンタ３０の最下位ビット出力Ｑ０が「１」に、
その上位ビット出力Ｑ１が「１」にプリセットされたこ
とを示している。なお、その上位の出力Ｑ２、Ｑ３のタ
イミングチャ−トは省略している。

【００１５】上記デ−タ処理信号ＴＳＫのオフおよびフ
レ−ムデ−タ入力信号ＦＩの信号「１」に応じて組合せ
論理回路部５５から時刻ｔ０以後、論理「０」レベルの
カウントイネ−ブル信号ＣＥ が出力され（図４
（ｈ）参照）、カウンタ３０の入力端子３、インバ−タ
を介してフリップフロップ１４のカウントイネ−ブル端
子ＣＥに加えられる。この結果、フリップフロップ１４
はクロック入力端子ＣＫに加えられるクロックパルス信
号ＣＫに同期してクロックパルス信号ＣＫの１周期ごと
に出力Ｑ０の論理状態を変化させカウントすることが可
能となる。いま、デ−タ処理信号ＴＳＫはオフであるの
で、組合せ論理回路部カウンタ５６を介してカウンタ３
０の入力端子１には受信用クロック信号ＲＣＫが入力さ
れている。受信用クロック信号ＲＣＫはフレ−ム受信部
５０でデ−タフレ−ム信号Ｓを受信するためのクロック
であり、ＰＬＬなどを用いて生成され、その周期ｂはデ
−タフレ−ム信号Ｓのデ−タ部ＤＩの１ビット長の時間
と同一である。よってフリップフロップ１４はプリセッ
トが終了した時刻ｔ１以後、受信用クロック信号ＲＣＫ
の立ち上がりに同期して信号ＲＣＫの１周期ｂごとに論
理状態を変化させＱ０を出力する（図４（ｂ）、（ｅ）
の矢印Ａ、Ｂ参照）。

【００１６】さて、上記するようにデ−タ処理信号ＴＳ
Ｋはオフであるのでオア回路１８からはフリップフロッ
プ１４の出力Ｑ０の論理反転出力Ｑ が出力され、こ
れがフリップフロップ１５のカウントイネ−ブル入力端
子ＣＥに加えられている。この結果、フリップフロップ
１５では受信用クロック信号ＲＣＫに同期してフリップ
フロップ１４のボロ−信号、つまり出力Ｑ０の論理
「０」から「１」への立ち上がりを示す信号に応じてそ
の出力Ｑ１の論理状態が変化する（図４（ｂ）、
（ｄ）、（ｅ）の矢印Ｃ、Ｄ参照）。結局、フリップフ
ロップ１５では実デ−タ数Ｎのプリセットが終了した時
刻ｔ１以後、受信用クロック信号ＲＣＫの立ち上がりに
同期して信号ＲＣＫの１周期ｂの２倍の周期２ｂごとに
その出力Ｑ１の論理状態を変化させている。ここで、フ
リップフロップ１５としてはデ−タ部ＤＩの１ビット長
の時間ｂの２倍の時間２ｂ、つまりデ−タ部ＤＩの１デ
−タごとにカウントしているのがわかる。 フリップフ
ロップ１６、１７も同様に実デ−タ数Ｎのプリセットが
終了した時刻ｔ１以後、受信用クロック信号ＲＣＫに同
期して前段のフリップフロップ１５、１６のボロ−信号
に応じてその論理状態が変化するので、これらフリップ
フロップ１５、１６、１７により実デ−タ数Ｎ（８以
下）のカウントダウンが行われる。 一方、デ−タフレ
−ム信号Ｓが入力されたｔ０以後、組合せ論理回路部５
５からはカウントイネ−ブル信号ＣＥ と同じ論理
「０」のチップセレクト信号ＣＳ がメモリ５３に印
加されており、これにより以後デ−タフレ−ム信号Ｓの
デ−タ部ＤＩが検出されている間（フレ−ムデ−タ入力
信号ＦＩが論理「１」でチップセレクト信号ＣＳ が
論理「０」）、デ−タ部ＤＩのデ−タがメモリ５２に書
き込まれる。すなわち、図４（ｅ）に示すように書き込
み信号Ｗ がメモリ５３に加えられ、メモリ５３の指定
されたアドレスにデ−タ部ＤＩのデ−タが書き込まれる
ことになる。フレ−ム信号Ｓ中のデ−タ部ＤＩは復号化
処理部５１で２ビット単位のデ−タが１ビットに復号化
され、メモリ５３に加えられている。よってデ−タ部Ｄ
Ｉのデ−タを格納する場所を指定するアドレスとしては
デ−タ部ＤＩのビット数（２Ｎ）の半分のビット数Ｎだ
けあればよいことがわかる。ここでデ−タ部ＤＩのビッ
ト数が１６であるとすれば、アドレスは８個あればよく
アドレス数は３ビットＡ０（最下位ビット）、Ａ１、Ａ
２（Ａ０、Ａ１、Ａ２の順に上位桁となる）の２進デ−
タで表せられる。よってカウンタ３０としては４桁Ｑ
０、Ｑ１、Ｑ２、Ｑ３をメモリ５３のアドレスに対応さ
せる必要はなく、上位３桁Ｑ１、Ｑ２、Ｑ３をメモリ５
３のアドレスＡ０（最下位ビット）、Ａ１、Ａ２に対応
させればよい。このようにカウンタ３０はその出力Ｑ
１、Ｑ２、Ｑ３によりメモリ５３のアドレスを指定して
メモリ５３にデ−タ部ＤＩのＮ個のデ−タを順次格納し
ていく。

【００１７】・メモリ５３からのデータ読みだしおよび
データ処理 以上のようにしてデータ部ＤＩのメモリ５３への書き込
みが終了すると、フレーム受信部５０からのフレームデ
ータ入力信号ＦＩが論理「０」レベルとなり（図４
（ｃ）の時刻ｔ2 ）、これに応じて組合せ論理回路部５
５から論理「１」レベルのカウントイネーブル信号ＣＥ
＿＿が出力され、カウンタ３０の入力端子３に加えられ
る（図４（ｊ）参照）。このため、カウンタ３０のカウ
ントが禁止される。そしてエラーコードＥＲＲを検査す
ることによりデータエラーが発生していないことが検出
されると、論理「１」レベルのデータ処理開始信号ＤＳ
が組合せ論理回路部５７に加えられ、これに応じて該論
理回路部５７から論理「０」レベルのロード信号ＬＯＡ
Ｄ＿＿＿＿がカウンタ３０の入力端子８に加えられる
（図４（ｆ）時刻ｔ3 参照）。以後、ロード信号ＬＯＡ
Ｄ＿＿＿＿が論理「０」レベルでいる期間（図４（ｄ）
時刻ｔ3 〜時刻ｔ4 参照）に、レジスタ５２に格納され
た実データ数Ｎが再びカウンタ３０でプリセットされ
る。そしてデータ処理開始信号ＤＳを論理「０」レベル
にしてロード信号ＬＯＡＤ＿＿＿＿を論理「１」レベル
に変化させ、プリセット状態が解除される。

【００１８】さて、メモリ５３からのデータの読みだし
をすべく、論理「１」レベルのデータ処理開始信号ＤＳ
に応じてデータ処理信号ＴＳＫは時刻ｔ3 以後オンされ
ている。これに応じて組合せ論理回路部５５から論理
「０」レベルのカウントイネーブル信号ＣＥ＿＿が出力
され、カウンタ３０の入力端子３に加えられる（図４
（ｊ））。これにより実データ数Ｎのプリセット終了時
刻ｔ4 以後カウンタ３０にて実データ数Ｎからのカウン
トダウンが開始される。

【００１９】ここで組合せ論理回路部５６には図４
（ｆ）に示すようにデ−タ部ＤＩの１ビット長時間ｂの
１／２の周期ｂ／２のデ−タ処理用クロック信号ＳＣＫ
が入力されている。いま組合せ論理回路部５６に加えら
れるデ−タ処理信号ＴＳＫがオンであるので組合せ論理
回路部５６からカウンタ３０の入力端子１にデ−タ処理
用クロック信号ＳＣＫが加えられることになる。しかし
て、カウンタ３０はこのデ−タ処理用クロック信号ＳＣ
Ｋに同期して動作する。ここで図１に示すようにデ−タ
処理信号ＴＳＫがオンであるのでオア回路１８からはフ
リップフロップ１４の出力Ｑ０の論理反転出力Ｑ０
にかかわらず、論理「１」レベルの信号が出力されるこ
とになる。この論理「１」レベルの信号はフリップフロ
ップ１５のカウントイネ−ブル入力端子ＣＥに加えられ
る。これはフリップフロップ１５のカウントイネ−ブル
入力端子ＣＥに入力端子３、インバ−タを介して論理
「０」レベルのカウントイネ−ブル信号ＣＥ を加え
たのと同じことであり、フリップフロップ１４とフリッ
プフロップ１５は同じ動きをすることを意味する。すな
わち、フリップフロップ１４、１５では共にクロック信
号ＳＣＫの「０」から「１」への立ち上がりを捕らえて
信号ＳＣＫの１周期ｂ／２ごとにその出力Ｑ０、Ｑ１の
論理状態が変化される（図４（ｄ）、（ｅ）、（ｆ）の
矢印Ｅ、Ｆ、Ｇ、Ｈ参照）。ここでフリップフロップ１
５は実デ−タ数Ｎのプリセットが終了した時刻ｔ４以
後、書き込み中（１デ−タ当たり２ｂ時間）の４倍の速
度（１デ−タ当たり１／２ｂ時間）で実デ−タ数Ｎをカ
ウントしているのがわかる。フリップフロップ１６、１
７ではそのカウントイネ−ブル入力端子ＣＥに前段のフ
リップフロップ１５、１６のボロ−信号が入力されてお
り、結局、フリップフロップ１５、１６、１７は実デ−
タ数Ｎを出力Ｑ１、Ｑ２、Ｑ３としてデ−タ書き込み時
の４倍の速度でダウンカウントする。

【００２０】メモリ５３にはデ−タの読みだしをすべく
デ−タ処理部５４から読みだし信号がＲ加えられてい
る。そこで、フリップフロップ１５、１６、１７の出力
Ｑ１、Ｑ２、Ｑ３によりメモリ５３のアドレスＡ０、Ａ
１、Ａ２を順次指定することによりデ−タ処理部５４に
メモリ５３から記憶されたＮ個のデ−タが出力ＤＯとし
て順次読み出される。やがてデ−タ処理信号ＴＳＫがオ
フされて（図４（ｇ）時刻ｔ５参照）、これにともない
カウントイネ−ブル信号ＣＥ が論理「１」レベルとな
り、カウントが終了する（読みだしが終了する）。ここ
でこの読みだしに要する時間は図５（ａ）、（ｂ）に示
すように書き込み時Ｔの１／４の時間で済むことがわか
る。

【００２１】なお、実施例では、デ−タ処理時（読みだ
し時）のクロック信号の周期をデ−タ入力時（書き込み
時）のクロック信号の周期の２倍にしているが、同じ周
期とした場合もデ−タ処理（読みだし）の高速化が達成
される。すなわち、デ−タ処理時（読みだし時）のクロ
ック信号ＳＣＫの周期をデ−タ入力時（書き込み時）の
クロック信号ＲＣＫと同じｂとすると、フリップフロッ
プ１５の出力Ｑ１の論理状態が変化する間隔（１カウン
トに要する時間）はｂとなる。よって、読みだしに要す
る時間は書き込み時２ｂの１／２の時間ｂに短縮され、
高速化が達成されることになる。

【００２２】なお、実施例では、論理「１」レベルの信
号をフロップフロップ１５のカウントイネ−ブル入力端
子ＣＥに入力することによりフロップフロップ１５の出
力を最下位ビットをカウントするフロップフロップ１４
と同じ周期で変化させてダウンカウントを高速に行うよ
うにしているが、アップカウントを高速に行う実施も可
能である。図６はオア回路１８´の一方の端子にフロッ
プフロップ１４の出力Ｑ０を入力するとともに、他方の
端子にデ−タ処理信号ＴＳＫを入力し、オア回路１８´
の出力をフリップフロップ１５のカウントイネ−ブル入
力端子ＣＥに入力させた実施例を示す。この場合、デ−
タ処理信号ＴＳＫがオンのときにオア回路１８の出力が
論理「１」レベルとなりフロップフロップ１５のカウン
トイネ−ブル入力端子ＣＥに入力されるのでフロップフ
ロップ１５はフリップフロップ１４と同じ周期で変化し
てフロップフロップ１５、１６、１７は高速にアップカ
ウントを行う。

【００２３】また、最下位のビットばかりでなくそのつ
ぎの上位ビットもカウント上不要な場合には、図７に示
すようにフロップフロップ１５ばかりでなく、フロップ
フロップ１６のカウントイネ−ブル入力端子ＣＥに論理
「１」レベルの信号を入力してダウンカウントを高速に
行う実施も可能である。

【００２４】なお、また、図８に示すようにロ−ドを同
期式にする実施も可能である。図８においてオア回路２
０は図１のオア回路１８と同一機能を有する。最下位ビ
ットばかりでなく、そのつぎの上位ビットも不要な場合
は同図（ａ）に示すようにオア回路２２を付加すればよ
い。

【００２５】なお、実施例ではカウンタとして４桁の同
期式バイナリカウンタに適用される場合について説明し
たが、本発明としてはこれに限定されることなく、桁数
は任意であり、また非同期式カウンタ（リップルカウン
タ）でもよく、また、ＢＣＤ等任意のｎ進カウンタでも
よい。

【００２６】

【発明の効果】以上説明したように本発明によれば、少
なくとも最下位ビットのカウント出力が不要な処理を行
う場合に、カウンタに使用されるクロックパルス信号の
周期を高速にせずとも、その上位ビットのカウントを高
速に行なわせることができるようになる。このため、ク
ロックパルス信号周期の高速化によって招来するカウン
タの動作不能状態を回避しつつ、処理スピ−ドを向上さ
せることができるようになる。

【図面の簡単な説明】

【図１】図１は本発明に係るカウンタの実施例を示す図
で、最下位ビットが不要な場合にダウンカウントを高速
に行うことができるカウンタの回路構成図である。

【図２】図２は図１に示すカウンタを使用するデ−タ処
理装置の構成を概念的に示す図である。

【図３】図３は図２に示すフレ−ム受信部に入力される
デ−タフレ−ム信号のプロトコルを示す図である。

【図４】図４は図２の各部の信号のタイミングチャ−ト
である。

【図５】図５は図２の装置で行われるデ−タ書き込みと
デ−タ読みだしに要する時間を示すタイミングチャ−ト
であり、デ−タ読みだしに要する時間が短いことを説明
するために用いたタイミングチャ−トである。

【図６】図６は本発明に係るカウンタの他の実施例を示
す図で、最下位ビットが不要な場合にアップカウントを
高速に行うことができるカウンタの回路構成図である。

【図７】図７は本発明に係るカウンタの他の実施例を示
す図で、最下位ビットおよびその次の上位ビットが不要
な場合にダウンカウントを高速に行うことができるカウ
ンタの回路構成図である。

【図８】図８は本発明に係るカウンタの他の実施例を示
す図で、最下位ビットまたは最下位ビットとその次の上
位ビットの両方が不要な場合にダウンカウントを高速に
行うことができるカウンタの回路構成図である。

【符号の説明】

１４ フリップフロップ １５ フリップフロップ １６ フリップフロップ １７ フリップフロップ １８ オア回路 ３０ カウンタ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 カウントイネ−ブル入力端子にカウ
   ントイネ−ブル信号を入力することによりクロックパル
   ス信号に同期して最下位ビットを前記クロックパルス信
   号の周期ごとに状態変化させてカウント出力する第１の
   フリップフロップと、カウントイネ−ブル入力端子に前
   記第１のフリップフロップのボロ−信号またはキャリイ
   信号を入力することにより前記クロックパルス信号に同
   期して前記最下位ビットの上位ビットを前記第１のフリ
   ップフロップのカウント出力の周期ごとに状態変化させ
   てカウント出力する第２のフリップフロップとを有した
   カウンタにおいて、 前記第２のフリップフロップのカウントイネ−ブル入力
   端子に前記第一のフリッピフロップから出力されるボロ
   −信号またはキャリィ信号の他に前記カウントイネ−ブ
   ル信号を強制的に入力することにより当該第２のフリッ
   プフロップを前記クロックパルス信号の周期ごとに状態
   変化させてカウント出力するようにしたカウンタ。