JPH056214B2 - - Google Patents
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- JPH056214B2 JPH056214B2 JP62218972A JP21897287A JPH056214B2 JP H056214 B2 JPH056214 B2 JP H056214B2 JP 62218972 A JP62218972 A JP 62218972A JP 21897287 A JP21897287 A JP 21897287A JP H056214 B2 JPH056214 B2 JP H056214B2
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- 238000010586 diagram Methods 0.000 description 6
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
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- General Physics & Mathematics (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Communication Control (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
＜産業上の利用分野＞
この発明は、デジタル回路において、データ遅
延器として使用されるシーケンシヤルアクセスメ
モリに関する。
延器として使用されるシーケンシヤルアクセスメ
モリに関する。
＜従来の技術＞
従来、このようなシーケンシヤルアクセスメモ
リとしては第５図に示すようなものがある。この
シーケンシヤルアクセスメモリは、第４図１に示
すデータ数がｍ語のａ部とデータ数がｌ語のｂ部
から構成された入力信号列を入力し、第４図２に
示すａ部が２単位、ｂ部が１単位上記入力信号列
から遅延した出力信号列を出力するようになつて
いる。
リとしては第５図に示すようなものがある。この
シーケンシヤルアクセスメモリは、第４図１に示
すデータ数がｍ語のａ部とデータ数がｌ語のｂ部
から構成された入力信号列を入力し、第４図２に
示すａ部が２単位、ｂ部が１単位上記入力信号列
から遅延した出力信号列を出力するようになつて
いる。
第５図において、５１はｍ×２語の記憶容量を
持つたｍ×２語メモリ５２とｍ×２進の計数を行
うｍ×２進カウンタ５３とで構成されたａ部２単
位遅延器であり、５５はｌ語の記憶容量を持つた
ｌ語メモリ５６とｌ進の計数を行うｌ進カウンタ
５７とで構成されたｂ部１単位遅延器である。
持つたｍ×２語メモリ５２とｍ×２進の計数を行
うｍ×２進カウンタ５３とで構成されたａ部２単
位遅延器であり、５５はｌ語の記憶容量を持つた
ｌ語メモリ５６とｌ進の計数を行うｌ進カウンタ
５７とで構成されたｂ部１単位遅延器である。
上記ｍ×２進カウンタ５３およびｌ進カウンタ
５７はそれぞれクロツク入力５３ａおよびクロツ
ク入力５７ａと、カウントイネーブル端子５３ｂ
およびカウントイネーブル端子５７ｂを有してい
る。上記カウントイネーブル端子５３ｂおよび５
７ｂにはａ／ｂ切換入力が入力され、このａ／ｂ
切換入力がａ部のときはクロツク入力５３ａにク
ロツクの入力を許可し、このクロツクの入力によ
りｍ×２進カウンタ５３がカウントアツプしてア
ドレスをｍ×２語メモリ５２に出力する。一方、
上記ａ／ｂ切換入力がｂ部のときはクロツク入力
５７ａにクロツクの入力を許可し、このクロツク
の入力によりｌ進カウンタ５７がカウントアツプ
してアドレスをｌ語メモリ５６に出力する。
５７はそれぞれクロツク入力５３ａおよびクロツ
ク入力５７ａと、カウントイネーブル端子５３ｂ
およびカウントイネーブル端子５７ｂを有してい
る。上記カウントイネーブル端子５３ｂおよび５
７ｂにはａ／ｂ切換入力が入力され、このａ／ｂ
切換入力がａ部のときはクロツク入力５３ａにク
ロツクの入力を許可し、このクロツクの入力によ
りｍ×２進カウンタ５３がカウントアツプしてア
ドレスをｍ×２語メモリ５２に出力する。一方、
上記ａ／ｂ切換入力がｂ部のときはクロツク入力
５７ａにクロツクの入力を許可し、このクロツク
の入力によりｌ進カウンタ５７がカウントアツプ
してアドレスをｌ語メモリ５６に出力する。
上語ｍ×２語メモリ５２およびｌ語メモリ５６
はそれぞれｍ×２進カウンタ５３とｌ進カウンタ
５７からのアドレスをうけて、そのアドレスにあ
るデータが読み出されると共に、そのアドレスに
データが書き込まれる。すなわち、上記ｍ×２進
カウンタ５３およびｌ進カウンタ５７は読み出し
と書き込みに共用しているので読み出しと書き込
みが同時に行われるが、読み出しはその時点で書
き込まれるデータでなく１回前の書き込みデータ
が読み出される。したがつて、ａ部についてはメ
モリ５２のある番地に書き込まれたデータはｍ×
２進カウンタ５３が再び同じ番地に戻つてくる時
読み出されるが、それにはｍ×２個のクロツクを
必要とする。ｂ部については、ｌ個のクロツクを
必要とする。上記ｍ×２語メモリ５２やｌ語メモ
リ５６から読み出されたデータは出力切換器５８
を通つて出力されるようになつている。この出力
切換器５８には上記ａ／ｂ切換入力が入力され、
このａ／ｂ切換入力がａ部のときは上記ｍ×２語
メモリ５２からのデータが出力切換器５８を通つ
て出力される一方、ａ／ｂ切換入力がｂ部のとき
は上記ｌ語メモリ５６のデータが出力切換器５８
を通つて出力される。
はそれぞれｍ×２進カウンタ５３とｌ進カウンタ
５７からのアドレスをうけて、そのアドレスにあ
るデータが読み出されると共に、そのアドレスに
データが書き込まれる。すなわち、上記ｍ×２進
カウンタ５３およびｌ進カウンタ５７は読み出し
と書き込みに共用しているので読み出しと書き込
みが同時に行われるが、読み出しはその時点で書
き込まれるデータでなく１回前の書き込みデータ
が読み出される。したがつて、ａ部についてはメ
モリ５２のある番地に書き込まれたデータはｍ×
２進カウンタ５３が再び同じ番地に戻つてくる時
読み出されるが、それにはｍ×２個のクロツクを
必要とする。ｂ部については、ｌ個のクロツクを
必要とする。上記ｍ×２語メモリ５２やｌ語メモ
リ５６から読み出されたデータは出力切換器５８
を通つて出力されるようになつている。この出力
切換器５８には上記ａ／ｂ切換入力が入力され、
このａ／ｂ切換入力がａ部のときは上記ｍ×２語
メモリ５２からのデータが出力切換器５８を通つ
て出力される一方、ａ／ｂ切換入力がｂ部のとき
は上記ｌ語メモリ５６のデータが出力切換器５８
を通つて出力される。
上記ｍ×２語メモリ５２のある番地に書き込ま
れたデータは、ｍ×２進カウンタ５３が再び上記
番地のアドレスを発生したときに読み出される
が、上記データを書き込んでから読み出すまでに
ｍ×２個のクロツクを必要とする。ａ部がｍ語で
あるのに対して、そのメモリ５２のアドレスを発
生するカウンタ５３は２×ｍ進で、かつａ／ｂ切
換入力がｂ部の期間は上記ｍ×２進カウンタ５３
は動作しないため、ａ部のデータは２単位遅延さ
れて出力される。一方、ｌ語メモリ５６のある番
地にデータを読み込んでからそのデータを読み出
すまでにｌ個のクロツクが必要となる。ｂ部がｌ
語であるのに対して、そのメモリ５６のアドレス
を発生するカウンタ５７はｌ進で、かつａ／ｂ切
換入力がａ部の期間はｌ進カウンタ５７は動作し
ないためｂ部のデータは１単位遅延されて出力さ
れる。
れたデータは、ｍ×２進カウンタ５３が再び上記
番地のアドレスを発生したときに読み出される
が、上記データを書き込んでから読み出すまでに
ｍ×２個のクロツクを必要とする。ａ部がｍ語で
あるのに対して、そのメモリ５２のアドレスを発
生するカウンタ５３は２×ｍ進で、かつａ／ｂ切
換入力がｂ部の期間は上記ｍ×２進カウンタ５３
は動作しないため、ａ部のデータは２単位遅延さ
れて出力される。一方、ｌ語メモリ５６のある番
地にデータを読み込んでからそのデータを読み出
すまでにｌ個のクロツクが必要となる。ｂ部がｌ
語であるのに対して、そのメモリ５６のアドレス
を発生するカウンタ５７はｌ進で、かつａ／ｂ切
換入力がａ部の期間はｌ進カウンタ５７は動作し
ないためｂ部のデータは１単位遅延されて出力さ
れる。
このようにして、第４図１に示す入力信号列を
遅延させて第４図２に示す出力信号列として出力
することができる。
遅延させて第４図２に示す出力信号列として出力
することができる。
＜発明が解決しようとする問題点＞
しかしながら、上記従来のシーケンシヤルアク
セスメモリは、ａ部のデータとｂ部のデータにつ
いてそれぞれ別々にメモリとカウンタが必要であ
り、また、上記２つのメモリの出力を切換える出
力切換器が必要であるため、回路が複雑となり高
価になるという問題がある。
セスメモリは、ａ部のデータとｂ部のデータにつ
いてそれぞれ別々にメモリとカウンタが必要であ
り、また、上記２つのメモリの出力を切換える出
力切換器が必要であるため、回路が複雑となり高
価になるという問題がある。
そこで、この発明の目的は、出力切換器を必要
とせず、したがつて素子数、配線数を簡略化で
き、第４図１に示す入力信号列を遅延させて第４
図２に示す出力信号列として出力することができ
るシーケンシヤルアクセスメモリを提供すること
にある。
とせず、したがつて素子数、配線数を簡略化で
き、第４図１に示す入力信号列を遅延させて第４
図２に示す出力信号列として出力することができ
るシーケンシヤルアクセスメモリを提供すること
にある。
＜問題点を解決するための手段＞
上記目的を達成するため、この発明は、第１，
２，４図に例示するように、記憶部とその記憶部
のアドレスを発生する計数器とを備えて、ｍ語か
らなるａ部とｌ語からなるｂ部との２系列のデー
タを上記計数器の制御の下で入力して、所定の遅
延タイミングで出力するシーケンシヤルアクセス
メモリにおいて、上記記憶部は（ｍ×２＋ｌ）語
のデータを記憶できるようになつており、上記計
数器は（ｍ×２＋ｌ×２）進で、上記記憶部の１
番地から順に（ｍ×２＋ｌ）番地までのアドレス
を発生した後、（ｍ＋１）番地に戻り、（ｍ＋１）
番地から順に（ｍ＋ｌ）番地までのアドレスを発
生した後、再び１番地のアドレスを発生し、上記
同様の計数動作を繰り返すようになつていること
を特徴としている。
２，４図に例示するように、記憶部とその記憶部
のアドレスを発生する計数器とを備えて、ｍ語か
らなるａ部とｌ語からなるｂ部との２系列のデー
タを上記計数器の制御の下で入力して、所定の遅
延タイミングで出力するシーケンシヤルアクセス
メモリにおいて、上記記憶部は（ｍ×２＋ｌ）語
のデータを記憶できるようになつており、上記計
数器は（ｍ×２＋ｌ×２）進で、上記記憶部の１
番地から順に（ｍ×２＋ｌ）番地までのアドレス
を発生した後、（ｍ＋１）番地に戻り、（ｍ＋１）
番地から順に（ｍ＋ｌ）番地までのアドレスを発
生した後、再び１番地のアドレスを発生し、上記
同様の計数動作を繰り返すようになつていること
を特徴としている。
＜作用＞
記憶部にデータが書き込まれていない状態で、
計数器が上記記憶部の１番号から順に（ｍ×２＋
ｌ）番地までのアドレスを発生すると、上記記憶
部にｍ語からなる最初のａ部のデータa1とｌ語か
らなる最初のｂ部のデータb1と２番目のａ部のデ
ータa2が順に書き込まれる。次に上記計数器が
（ｍ＋１）番地に戻り、（ｍ＋１）番地から順に
（ｍ＋ｌ）番地までのアドレスを発生すると、こ
の（ｍ＋１）番地から（ｍ＋ｌ）番地までに書き
込まれた上記データb1が読み出されると共に、こ
の同じ番地にｂ部の２番目のデータb2が書き込ま
れる。その後、上記計数器が１番地に戻り、再び
１番地から順に（ｍ×２＋ｌ）番地までのアドレ
スを発生すると、先に書き込まれたデータa1，
b2，a2が読み出されると共に、次のデータa3，
b3，a4が書き込まれる。以下同様にしてデータの
入出力をくり返すことにより、第４図１に示すｍ
語からなるａ部とｌ後からなるｂ部との２系列の
入力信号列が第４図２に示すａ部が２単位、ｂ部
が１単位遅延した出力信号列として得られる。
計数器が上記記憶部の１番号から順に（ｍ×２＋
ｌ）番地までのアドレスを発生すると、上記記憶
部にｍ語からなる最初のａ部のデータa1とｌ語か
らなる最初のｂ部のデータb1と２番目のａ部のデ
ータa2が順に書き込まれる。次に上記計数器が
（ｍ＋１）番地に戻り、（ｍ＋１）番地から順に
（ｍ＋ｌ）番地までのアドレスを発生すると、こ
の（ｍ＋１）番地から（ｍ＋ｌ）番地までに書き
込まれた上記データb1が読み出されると共に、こ
の同じ番地にｂ部の２番目のデータb2が書き込ま
れる。その後、上記計数器が１番地に戻り、再び
１番地から順に（ｍ×２＋ｌ）番地までのアドレ
スを発生すると、先に書き込まれたデータa1，
b2，a2が読み出されると共に、次のデータa3，
b3，a4が書き込まれる。以下同様にしてデータの
入出力をくり返すことにより、第４図１に示すｍ
語からなるａ部とｌ後からなるｂ部との２系列の
入力信号列が第４図２に示すａ部が２単位、ｂ部
が１単位遅延した出力信号列として得られる。
＜実施例＞
以下、この発明を図示の実施例により詳細に説
明する。
明する。
第１図はこの発明の一実施例の回路構成を示す
ブロツク図であり、１は（ｍ×２＋ｌ）語のデー
タを記憶する（ｍ×２＋ｌ）語のメモリであり、
２は（ｍ×２＋ｌ×２）進カウンタである。第２
図は上記（ｍ×２＋ｌ×２）進カウンタ２のカウ
ント方法を示す図であり、第３図は上記（ｍ×２
＋ｌ×２）進カウンタ２のｍ＝３，ｌ＝２の場合
の具体的な回路例を示す図である。
ブロツク図であり、１は（ｍ×２＋ｌ）語のデー
タを記憶する（ｍ×２＋ｌ）語のメモリであり、
２は（ｍ×２＋ｌ×２）進カウンタである。第２
図は上記（ｍ×２＋ｌ×２）進カウンタ２のカウ
ント方法を示す図であり、第３図は上記（ｍ×２
＋ｌ×２）進カウンタ２のｍ＝３，ｌ＝２の場合
の具体的な回路例を示す図である。
第３図において最初に初期リセツト入力３０が
“Ｌ”レベルになると、アンドゲート４６の出力
が“Ｌ”レベルとなつて、全フリツプフロツプ３
１〜４０はの入力が“Ｌ”レベルとなつてリセ
ツトされ、Ｑ出力は“Ｌ”レベル、出力は
“Ｈ”レベルとなる。この時１番地のフリツプフ
ロツプ３１の出力が“Ｈ”レベルになり１番地
をカウンタが示している。他の番地はすべて
“Ｌ”レベルである。次にクロツク入力が一つく
るたびに１番地から順に２番地、３番地〜８番地
まで“Ｈ”レベルがシフトし番地が順に変化して
いく。８番地までシフトした時、フリツプフロツ
プ３８のＱ出力からフリツプフロツプ４０のCK
入力にクロツクが入力され、そのＱ出力は“Ｈ”
レベルになる。次のクロツクでフリツプフロツプ
３８の“Ｈ”レベルであるＱ出力はオアゲート４
７を通して４番地へシフトし４番地が示される。
次に５番地へシフトし５番地出力４４が“Ｈ”レ
ベルとなる。すでにフリツプフロツプ４０のＱ出
力４１も“Ｈ”レベルのため、この出力４１と４
４から入力されるアンドゲート４８の出力である
フリツプフロツプ３９のＤ入力４３は“Ｈ”レベ
ルとなり次のクロツク入力で出力４５が“Ｌ”
となりリセツトが有効となり、最初の状態に戻
る。このように、このカウンタは１，２，３，…
７，８→４→５とカウントした後１に戻り同じカ
ウントをくり返す。ｍ＝３，ｌ＝２であるからｍ
×２＋ｌ＝８，ｍ＋１＝４，ｍ＋ｌ＝５となり第
２図のカウント方法を満足する。
“Ｌ”レベルになると、アンドゲート４６の出力
が“Ｌ”レベルとなつて、全フリツプフロツプ３
１〜４０はの入力が“Ｌ”レベルとなつてリセ
ツトされ、Ｑ出力は“Ｌ”レベル、出力は
“Ｈ”レベルとなる。この時１番地のフリツプフ
ロツプ３１の出力が“Ｈ”レベルになり１番地
をカウンタが示している。他の番地はすべて
“Ｌ”レベルである。次にクロツク入力が一つく
るたびに１番地から順に２番地、３番地〜８番地
まで“Ｈ”レベルがシフトし番地が順に変化して
いく。８番地までシフトした時、フリツプフロツ
プ３８のＱ出力からフリツプフロツプ４０のCK
入力にクロツクが入力され、そのＱ出力は“Ｈ”
レベルになる。次のクロツクでフリツプフロツプ
３８の“Ｈ”レベルであるＱ出力はオアゲート４
７を通して４番地へシフトし４番地が示される。
次に５番地へシフトし５番地出力４４が“Ｈ”レ
ベルとなる。すでにフリツプフロツプ４０のＱ出
力４１も“Ｈ”レベルのため、この出力４１と４
４から入力されるアンドゲート４８の出力である
フリツプフロツプ３９のＤ入力４３は“Ｈ”レベ
ルとなり次のクロツク入力で出力４５が“Ｌ”
となりリセツトが有効となり、最初の状態に戻
る。このように、このカウンタは１，２，３，…
７，８→４→５とカウントした後１に戻り同じカ
ウントをくり返す。ｍ＝３，ｌ＝２であるからｍ
×２＋ｌ＝８，ｍ＋１＝４，ｍ＋ｌ＝５となり第
２図のカウント方法を満足する。
任意のｍ，ｌに関しても同様にｍ部(1)、ｌ部、
ｍ部(2)の段数を変えることにより実用出来る。こ
のように構成された第１図に示す（ｍ×２＋ｌ×
２）進カウンタ２は、第４図(1)の入力信号列のａ
部の最初のデータの先頭の部分で初期リセツトを
かけ、つづいて順次データを（ｍ×２＋ｌ）語メ
モリ１に書き込んでいく。このとき、（ｍ×２＋
ｌ）語メモリ１にはデータがないためデータは出
力されない。次に（ｍ×２＋ｌ＋１）番目のクロ
ツクでカウンタ２は（ｍ＋１）番地に戻る。この
（ｍ＋１）番地から（ｍ＋ｌ）番地まではすでに
１単位前のｂ部が書き込まれており、そのデータ
が順次読み出されていくためｂ部のデータは１単
位分遅延されて出力される。このデータの読み出
しと同時にデータの書き込みが行われる。そし
て、ｌコのクロツクでｍ＋ｌまでカウントされる
と１番地に戻る。この１番地にはａ部のデータが
かきこまれているが１番地からカウントを１周し
て再度１番地に戻つてくるまでには（ｍ×２＋ｌ
×２）個のクロツクを必要とする。このクロツク
は２単位分のクロツクであり１〜ｍ番地のデータ
は２単位遅延されて出力される。また、（ｍ＋ｌ
＝１）〜（ｍ＋ｌ＋ｍ）番地のａ部データも同様
に２単位遅延されて出力される。このとき、（ｍ
＋１）〜（ｍ＋ｌ）番地のデータは前サイクルで
（ｍ×２＋ｌ×２）番地から（ｍ＋１）番地に戻
つた時にｂ部が書き換えられているために１単位
だけ遅延して出力される。以下、同様の動作を繰
り返すことにより第４図１の入力信号列をａ部に
ついて２単位、ｂ部につて１単位遅延させて第４
図２の出力信号列を得ることができる。
ｍ部(2)の段数を変えることにより実用出来る。こ
のように構成された第１図に示す（ｍ×２＋ｌ×
２）進カウンタ２は、第４図(1)の入力信号列のａ
部の最初のデータの先頭の部分で初期リセツトを
かけ、つづいて順次データを（ｍ×２＋ｌ）語メ
モリ１に書き込んでいく。このとき、（ｍ×２＋
ｌ）語メモリ１にはデータがないためデータは出
力されない。次に（ｍ×２＋ｌ＋１）番目のクロ
ツクでカウンタ２は（ｍ＋１）番地に戻る。この
（ｍ＋１）番地から（ｍ＋ｌ）番地まではすでに
１単位前のｂ部が書き込まれており、そのデータ
が順次読み出されていくためｂ部のデータは１単
位分遅延されて出力される。このデータの読み出
しと同時にデータの書き込みが行われる。そし
て、ｌコのクロツクでｍ＋ｌまでカウントされる
と１番地に戻る。この１番地にはａ部のデータが
かきこまれているが１番地からカウントを１周し
て再度１番地に戻つてくるまでには（ｍ×２＋ｌ
×２）個のクロツクを必要とする。このクロツク
は２単位分のクロツクであり１〜ｍ番地のデータ
は２単位遅延されて出力される。また、（ｍ＋ｌ
＝１）〜（ｍ＋ｌ＋ｍ）番地のａ部データも同様
に２単位遅延されて出力される。このとき、（ｍ
＋１）〜（ｍ＋ｌ）番地のデータは前サイクルで
（ｍ×２＋ｌ×２）番地から（ｍ＋１）番地に戻
つた時にｂ部が書き換えられているために１単位
だけ遅延して出力される。以下、同様の動作を繰
り返すことにより第４図１の入力信号列をａ部に
ついて２単位、ｂ部につて１単位遅延させて第４
図２の出力信号列を得ることができる。
上記実施例では、カウンタはフリツプフロツプ
で構成したが、ソフトウエアで構成してもよい。
で構成したが、ソフトウエアで構成してもよい。
＜発明の効果＞
以上より明らかなように、この発明のシーケン
シヤルアクセスメモリは、（ｍ×２＋ｌ）語のデ
ータを記憶できる記憶部と、（ｍ×２＋ｌ×２）
進で、上記記憶部の１番地ら順に（ｍ×２＋ｌ）
番地までのアドレスを発生した後、（ｍ＋１）番
地に戻り、（ｍ＋１）番地から順に（ｍ＋ｌ）番
地までのアドレスを発生した後、再び１番地のア
ドレスを発生し、上記同様の計数動作を繰り返す
計数器を備えているので、出力切換器を必要とし
ない簡単、安価な回路でｍ語からなるａ部とｌ語
からなるｂ部との２系列のデータを所定の遅延タ
イミングで出力することができる。
シヤルアクセスメモリは、（ｍ×２＋ｌ）語のデ
ータを記憶できる記憶部と、（ｍ×２＋ｌ×２）
進で、上記記憶部の１番地ら順に（ｍ×２＋ｌ）
番地までのアドレスを発生した後、（ｍ＋１）番
地に戻り、（ｍ＋１）番地から順に（ｍ＋ｌ）番
地までのアドレスを発生した後、再び１番地のア
ドレスを発生し、上記同様の計数動作を繰り返す
計数器を備えているので、出力切換器を必要とし
ない簡単、安価な回路でｍ語からなるａ部とｌ語
からなるｂ部との２系列のデータを所定の遅延タ
イミングで出力することができる。
第１図はこの発明のシーケンシヤルアクセスメ
モリの一実施例の回路構成を示すブロツク図、第
２図は上記実施例における（ｍ×２＋ｌ×２）進
カウンタのカウント方法を示す図、第３図は上記
実施例におけるｍ＝３，ｌ＝２の場合のカウンタ
の具体的な回路を示す図、第４図はｍ語からなる
ａ部とｌ語からなるｂ部との２系列の入力信号列
とこの入力信号列をａ部について２単位、ｂ部に
ついて１単位遅延させて得られる出力信号列を示
す図、第５図は従来のシーケンシヤルアクセスメ
モリの回路構成を示すブロツク図である。 １……（ｍ×２＋ｌ）語メモリ、２……（ｍ×
２＋ｌ×２）進カウンタ。
モリの一実施例の回路構成を示すブロツク図、第
２図は上記実施例における（ｍ×２＋ｌ×２）進
カウンタのカウント方法を示す図、第３図は上記
実施例におけるｍ＝３，ｌ＝２の場合のカウンタ
の具体的な回路を示す図、第４図はｍ語からなる
ａ部とｌ語からなるｂ部との２系列の入力信号列
とこの入力信号列をａ部について２単位、ｂ部に
ついて１単位遅延させて得られる出力信号列を示
す図、第５図は従来のシーケンシヤルアクセスメ
モリの回路構成を示すブロツク図である。 １……（ｍ×２＋ｌ）語メモリ、２……（ｍ×
２＋ｌ×２）進カウンタ。
Claims (1)
- 【特許請求の範囲】 １ 記憶部とその記憶部のアドレスを発生する計
数器とを備えて、ｍ語からなるａ部とｌ語からな
るｂ部との２系列のデータを上記計数器の制御の
下で入力して、所定の遅延タイミングで出力する
シーケンシヤルアクセスメモリにおいて、 上記記憶部は（ｍ×２＋ｌ）語のデータを記憶
できるようになつており、 上記計数器は（ｍ×２＋ｌ×２）進で、上記記
憶部の１番地から順に（ｍ×２＋ｌ）番地までの
アドレスを発生した後、（ｍ＋１）番地に戻り、
（ｍ＋１）番地から順に（ｍ＋ｌ）番地までのア
ドレスを発生した後、再び１番地のアドレスを発
生し、上記同様の計数動作を繰り返すようになつ
ていることを特徴とするシーケンシヤルアクセス
メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62218972A JPS6461835A (en) | 1987-08-31 | 1987-08-31 | Sequential access memory |
| CA000575205A CA1315010C (en) | 1987-08-31 | 1988-08-19 | Sequential access memory |
| US07/238,241 US4935902A (en) | 1987-08-31 | 1988-08-30 | Sequential access memory |
| KR1019880011230A KR910009296B1 (ko) | 1987-08-31 | 1988-08-31 | 순차접근 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62218972A JPS6461835A (en) | 1987-08-31 | 1987-08-31 | Sequential access memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6461835A JPS6461835A (en) | 1989-03-08 |
| JPH056214B2 true JPH056214B2 (ja) | 1993-01-26 |
Family
ID=16728245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62218972A Granted JPS6461835A (en) | 1987-08-31 | 1987-08-31 | Sequential access memory |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4935902A (ja) |
| JP (1) | JPS6461835A (ja) |
| KR (1) | KR910009296B1 (ja) |
| CA (1) | CA1315010C (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2765719B1 (fr) * | 1997-07-04 | 1999-10-01 | Sgs Thomson Microelectronics | Perfectionnement aux memoires a acces sequentiels |
| JPH11126473A (ja) * | 1997-10-24 | 1999-05-11 | Fujitsu Ltd | 半導体集積回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4153951A (en) * | 1976-09-24 | 1979-05-08 | Itek Corporation | Event marker having extremely small bit storage requirements |
| JPS5538603A (en) * | 1978-09-04 | 1980-03-18 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory device |
-
1987
- 1987-08-31 JP JP62218972A patent/JPS6461835A/ja active Granted
-
1988
- 1988-08-19 CA CA000575205A patent/CA1315010C/en not_active Expired - Lifetime
- 1988-08-30 US US07/238,241 patent/US4935902A/en not_active Expired - Lifetime
- 1988-08-31 KR KR1019880011230A patent/KR910009296B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| CA1315010C (en) | 1993-03-23 |
| JPS6461835A (en) | 1989-03-08 |
| KR910009296B1 (ko) | 1991-11-09 |
| US4935902A (en) | 1990-06-19 |
| KR890004238A (ko) | 1989-04-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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