JPS6237464B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、主メモリの記憶可能領域（ビツト
数）を外部から設定・変更可能とする一方、シフ
トパルスで発生するタイミングパルスを介して上
記主メモリにおけるデータの書き込み及び読み出
しのアドレス値（ビツト位置）を順次移動（シフ
ト）させると共に、一致回路を介して上記外部か
らの設定ビツト数の範囲内で、上記アドレス値を
巡回させるようにし、あるアドレス値にデータを
書き込みそれを一巡後に読み出して、結果的にデ
ータを所望時間だけ遅延させて取り出し得るよう
にしたことを技術的特徴とする新規なシフトレジ
スターに関する。

〔従来の技術及びその問題点〕

近年、開発されつゝあるこの種シフトレジスタ
ーは、従前に見られるような、直列するメモリ間
で検出信号を直接シフトして、予め指定されたビ
ツト位置で取り出し得るようにしたシフトレジス
ターIC等に代えて大容量のメモリ（RAM）を導
入し、外部スイツチ等を介して書き込み及び読み
出しのアドレス値を操作し、結果的に該検出信号
がシフトして出力されるようにした技術思想を有
するシフタ回路が一部で提案されている（例えば
特開昭53−8542号公報参照）。

而して、かゝるシフタ回路は、メモリ
（RAM）に対する書き込みアドレス値を、シフト
パルスのカウンターにより直接設定される読み出
しアドレス値から予めサムロータリースイツチで
設定された数値だけ、別途、減算回路を介して算
出し、シフトパルス発生器、ワンシヨツトマルチ
回路等により交互に開閉される２つのゲートを介
して上記各アドレス値に検出信号を書き込み、或
いは読み出し可能とした上、該アドレス値をその
メモリ容量内で巡回させるようにしたものである
が、その回路構成が極めて複雑であつた他、読み
出しのアドレス値が常に先行するにもかゝわら
ず、メモリ内データを始動時にクリアする具体的
手段が開示されておらず、一巡目は不定データを
有するメモリ内のデータを読み出し、出力するこ
とゝなつて不良動作の原因となり、又、該上記ア
ドレス値を巡回させる手段についても具体的に示
されていない等、猶解決すべき種々の問題点が見
受けられたものである。

〔問題点を解決するための手段〕

このような実情に鑑み本件発明者は、この種シ
フトレジスターを、シフトパルスの立上がりによ
つて所定のタイミングパルスを発生させるタイミ
ングパルス発生部と、データ入力端子からのデー
タを一時記憶する入力メモリ部と、該入力メモリ
部に接続され、上記タイミングパルスに従い下述
するカウンターによつて指定されたアドレス値に
上記入力メモリ部に記憶されたデータを記憶し、
或いは下述する出力メモリ部にデータを出力する
主メモリと、上記タイミングパルスを計数して上
記主メモリに所定のアドレス値を指定するカウン
ターと、主メモリが使用可能な記憶領域数を設定
し得るようにした外部スイツチ等からなるビツト
長設定部と、該ビツト長設定部の設定値と上記カ
ウンターの計数値を比較し、両者が一致した場合
に上記カウンターをリセツトすると共に、下述す
る出力制御フリツプ・フロツプをセツトする一致
回路部と、上記一致回路部からの信号により下述
する出力メモリ部をセツト乃至はリセツトする出
力制御フリツプ・フロツプと、上記主メモリに接
続され、該主メモリの指定アドレス値の出力デー
タを一時記憶し、上記一致回路部の出力によりセ
ツトされた出力制御フリツプ・フロツプにより記
憶データを出力可能とした出力メモリ部とで構成
したことにより、上述した諸問題点を悉く解決し
たものである。

〔作用〕

叙上の構成にかゝる本発明のシフトレジスター
は、タイミングパルス発生部から発生されたタイ
ミングパルスにより、主メモリの書き込み及び読
み出しアドレス値を順次シフトさせ、データを書
き込み乃至は読み出し得るようにする一方、カウ
ンター、一致回路部等によりビツト長設定部で設
定された範囲内で上記アドレス値を巡回させると
共に、アドレス値の一巡目は出力制御フリツプ・
フロツプにより出力メモリ部をリセツトして、デ
ータを出力しないようにし、又、二巡目以降は一
巡前に書き込まれたデータを出力して、結果的に
ビツト長設定部で設定された主メモリの記憶可能
ビツト数に相当する時間だけデータの出力を遅延
させるという作用を奏するものである。

〔実施例〕

以下、本発明にかゝるシフトレジスターの構成
を図面に示す実施例に基づいて更に具体的に説明
する。

第１図は主メモリとして非同期式メモリを使用
した場合を示し、図において、Ｇは例えばパルス
ジエネレーターを用いてシフトパルス入力端子Ｉ
に入力される１つのシフトパルス毎のパルス立上
がり時に、下述する各メモリ部、カウンター等を
作動乃至はリセツトするタイミングパルスφ_１〜
φ_４を順次発生するようにしたタイミングパルス
発生部、Ｍは最大ｎ個の記憶領域（ビツト数）を
有する主メモリであつて、データ入力端子DI、
データ出力端子DO、リード・ライト選択入力端
子Ｒ／Ｗ、チツプセレクト入力端子CS、及びア
ドレス値入力端子A₁〜Anを備え、例えばスタテ
イツク・ラムで構成したものである。

又、M₁は、Ｄ−タイプのフリツプ・フロツプ
からなり、外部のセンサー等と接続される検出デ
ータ入力端子Ｄとの間に、必要に応じて入力デー
タ切換えスイツチＥを介在させた入力メモリ部、
M₂は同じくＤ−タイプのフリツプ・フロツプか
らなり、外部の各種制御装置に接続される制御デ
ータ出力端子Ｏと接続した出力メモリ部であつ
て、それぞれ上記主メモリＭのデータ入力端子
DI、及びデータ出力端子DOと接続したものであ
る。

次に、Ｃはタイミングパルスφ_３の数（即ち、
シフトパルスの数）を計数し、主メモリＭ及び下
述する一致回路部Ｐにカウント出力Q₁〜Qn（主
メモリのアドレス値に相当）を送出するカウンタ
ー、Ｓは例えばデイジタルスイツチ等の外部スイ
ツチにより主メモリＭの使用するビツト記憶容量
値を所望の数値に設定可能としたビツト長設定部
であつて、それぞれ一致回路部Ｐと接続されるも
のであるが、該一致回路部Ｐは上記カウンターＣ
の出力値とビツト長設定部Ｓの設定値が一致した
場合、上記カウンターＣの内容をオア回路O₁を
介してリセツトすると共に、出力制御フリツプ・
フロツプＦをセツトする信号を出力するようにし
たものである。

更に、上記出力制御フリツプ・フロツプＦは、
主メモリＭの内容を直接クリアできないことか
ら、データの読み書きのアドレス値をシフトさせ
る一巡目に出力メモリ部M₂をリセツトするよう
にして制御データ出力端子Ｏにデータを出力しな
いようにしたもの、又、Ｒは始動時及び主メモリ
Ｍの記憶容量値を外部スイツチで再設定した場
合、入力メモリ部M₁、カウンターＣ、出力制御
フリツプ・フロツプＦをリセツトする為の信号を
入力するリセツト信号入力端子である。

尚、各素子におけるCLはクロツク入力端子で
あり、原則としてクロツクパルスの立上がりで動
作するものとする。

而して、シフトレジスターの最大記憶ビツト数
は、主メモリＭの容量により、カウンターＣ及び
ビツト長設定部Ｓで与えられるアドレスラインの
本数で決定する。即ち、ｎ本のアドレスラインを
持つメモリＭを使用すれば、バイナリーコードで
Ｚⁿビツト〔Ｃにバイナリーカウンター、Ｓにバ
イナリースイツチを用いる〕、またBCDコードで
10〓ビツト〔ＣにBCDカウンター、ＳにBCDコ
ードのスイツチを用いる〕のシフトレジスターが
構成出来るものである。

以下の記述において説明の簡略上、動作は原則
として正論理で述べるものとし、BCDコードを
用いるものとするが、主メモリＭにおけるリー
ド・ライト選択入力端子Ｒ／Ｗの論理動作は「Ｈ
レベル」でリードサイクル、「Ｌレベル」でライ
トサイクルとし、又、CLの論理動作は「Ｈレベ
ル」でホールド状態、「Ｌレベル」でアクテイブ
状態とする。

叙上の構成からなる本発明のシフトレジスター
の動作を第２図に示す波形図、及び第４図に示す
主メモリＭの記憶内容図に従つて述べると（第４
図において、「↓」はデータの書き込み、「↑」は
読み出しを示し、又「□１」はデータが有る場合、
「□０」は無い場合、「□？」は不定の場合を示すもの
とする。）、先ず、入力データを主メモリの１〜ｎ
のうち、任意のＮビツトだけシフトさせて出力さ
せたい場合（後述するようにＮの値で遅延時間が
決定される）、ビツト長設定部Ｓの設定値を
「Ｎ」に設定すると共に、カウンターＣの内容を
「０」に、又、入力メモリ部M₁、出力メモリ部
M₂、出力制御フリツプ・フロツプＦをそれぞれ
リセツトし、更に主メモリＭのリード・ライト選
択入力端子Ｒ／Ｗをリードサイクルの状態（Ｈレ
ベル）としておく（以下、この状態を初期状態と
する）。

次にシフトパルス入力端子Ｉから一番目のシフ
トパルスが入力されると、その立上がりでタイミ
ングパルス発生部Ｇよりφ_１〜φ_４のタイミング
パルスが順次発生する。このときタイミングパル
スφ_１により主メモリＭのリード・ライト選択入
力端子Ｒ／Ｗは一定時間「Ｌレベル」となり、ラ
イトサイクル状態に転化するから、カウンターＣ
の指定した主メモリＭのアドレス値（この時点で
は「０」）に、入力メモリ部M₁に一時記憶されて
いるデータが書き込まれるのである。次に主メモ
リＭが再びリードサイクルになつた後、タイミン
グパルスφ_１により、書き込まれたデータが
「□０」の場合、主メモリＭのデータ出力端子DOか
らの出力とタイミングパルスφ_２のデータによ
り、アンド回路Ａを介して入力メモリ部M₁をリ
セツトする。

更にタイミングパルスφ_３の立上がりでカウン
ターＣの内容は「＋１」され、主メモリＭのアド
レス値は１ビツト前進し（即ち「１」となる）、
タイミングパルスφ_４の立上がりで主メモリＭの
指定アドレス値（この場合「１」）のデータが出
力メモリ部M₂に読み出される（このデータは始
動時不定「□？」である）が、この時には、出力メ
モリ部M₂は出力制御フリツプ・フロツプＦによ
りリセツトされており、制御データ出力端子Ｏに
は、そのデータは出力されないのである。

次に２番目のシフトパルスが入力されると、タ
イミングパルスφ_１で入力メモリ部M₁のデータ
（上記タイミングパルスφ_２によりリセツトされ
データの立上がりもないからデータは「□０」）主
メモリＭのアドレス値「１」に書き込まれ、タイ
ミングパルスφ_３で入力メモリの内容は「＋１」
され、主メモリＭのアドレス値は「２」となり、
タイミングパルスφ_４でそのアドレス値のデータ
「□？」が読み出されるが、上記第１番目のシフト
パルスの場合と同様、出力メモリ部M₂がリセツ
トされ、データは外部に出力されないのである。

このようにして上述した動作がＮ−２番目のシ
フトパルスまで、主メモリＭのアドレス値がシフ
トされつゝ、順次データが書き込まれるが、「書
き込みアドレス値＋１」のデータ（一巡目は不定
データ「□？」を記憶している）は出力されないの
である。

次に、Ｎ−１番目のパルスが入力されると、タ
イミングパルスφ_１，φ_２によりアドレス値「Ｎ
−１」にデータが書き込まれた後、タイミングパ
ルスφ_３によりカウンターＣの値は「＋１」され
「Ｎ」となる。このとき、一致回路部Ｐが作動し
て出力制御フリツプ・フロツプＦをセツトして、
その信号が出力メモリ部M₂のリセツト状態を解
除し、データ出力を可能とする一方、オア回路
O₁を介してカウンターＣをリセツトして、その
内容を「０」とするから、タイミングパルスφ_４
の立上がりによつて、先に１番目のシフトパルス
で書き込まれた主メモリＭのアドレス値「０」の
内容（図では□１）が出力メモリ部M₂に読み出さ
れ、制御データ出力端子Ｏから出力されるもので
ある。

以後、出力メモリ部M₂はセツトされた状態を
維持するから、始動時にビツト長設定部Ｓで設定
された主メモリＭのアドレス値「０」〜「Ｎ−
１」のＮ個の記憶領域を使用して、１つのシフト
パルス毎にアドレス値「ｍ」（０≦ｍ≦Ｎ−１）
にデータを書き込み、一巡前に書き込まれたアド
レス値「ｍ＋１」（但し、ｍ＝Ｎ−１の場合はア
ドレス値「０」となる）のデータを読み出し、出
力することを繰り返すものである。

従つて、入力されたデータは当初外部から設定
したビツト数Ｎに対応する時間だけ遅延されて出
力されることになるのであつて、シフトパルスの
周波数をｆ（Hz）とすると、ｔ＝Ｎ／ｆ（sec）
の遅延時間が得られのである。

又、当初設定した遅延時間を変更する場合、ビ
ツト長設定部Ｓの設定値を変更することにより、
容易に行い得るものであることは上式より明らか
であるが、この場合にはリセツト端子Ｒによつて
カウンターＣ、入力メモリ部M₁、出力制御フリ
ツプ・フロツプＦ等を初期状態にしておこくこと
が望ましい。

一方、データの入力方法について述べると、第
２図は、データの入力時間の長さに関係なく１デ
ータを読み込み、１パルス分だけ出力させる動作
を示したものであつて、データ入力に信号が入つ
た瞬間（データ入力の立下がり）に、入力メモリ
部M₁にそのデータが一旦記憶され、タイミング
パルスφ_１により主メモリＭの所定アドレス値に
記憶される。この場合、入力メモリ部M₁はタイ
ミングパルスφ_２によりリセツトされ、データひ
きつづき存在しても該入力メモリ部M₁には記憶
されていないから、次のシフトパルスでは「＋
１」されたアドレス値にデータは書き込まれず入
力データの長さに関係なく、一定時間後、１パル
スのデータ出力が得られるものである。

この他、データ入力の長さに応じた出力時間が
必要な場合を第３図に示すと、スイツチＥを切換
えることにより、データ入力端子に信号が入つた
瞬間から信号がOFF（データ入力の立下がりか
ら立上がり迄）になつた次のシフトパルスまでの
間、シフトパルス毎に入力メモリ部にデータを書
き込ませ、それを主メモリのシフトされるアドレ
ス値に次々と記憶し、一定時間後、その記憶数だ
け出力はON状態を維持するのである。

次に、第５図は主メモリとして同期式メモリを
使用した場合の実施例を示し、第６図はその波形
図に示したものであつて、シフトパルス入力によ
り発生するタイミングパルスの波形は異なるが、
シフトレジスターとしての動作は上述した非同期
式と略同様である。

以下、第６図に示す波形図に従つてこのシフト
レジスターの動作を詳述すると、上述した実施例
における初期状態において１番目のシフトパルス
が入力されると、タイミングパルスφ′_１〜φ′_５
が順次発生する。

このとき、タイミングパルスφ′_１が「レベ
ル」となり、主メモリＭをアクテイブ状態にする
と同時に、カウンターＣによつてアドレス値が指
定される（この状態では「０」）。次にタイミング
パルスφ′_２により主メモリＭが一定時間ライト
サイクル状態となり、上記アドレス値に入力メモ
リ部M₁のデータを書き込み、タイミングパルス
φ′_３で書き込まれたデータが「□１」であれば、
入力メモリ部M₁をリセツトする。

同時にタイミングパルスφ′_１を「Ｈレベル」
として主メモリＭをホールド状態にすると共に、
プリチヤージし、その間にタイミングパルスφ′
_４の立上がりでカウンターＣの内容を「＋１」
し、その後、再びタイミングパルスφ′_１を「Ｌ
レベル」にして主メモリＭをアクテイブ状態とし
て「＋１」されたアドレス値をセツトし、タイミ
ングパルスφ′_５の立上がりで該アドレス値のデ
ータを出力メモリ部M₂に読み出するである。

この場合にも、一巡目は出力メモリ部M₂が出
力制御フリツプ・フロツプＦによりリセツトさ
れ、制御データ出力端子Ｏにはデータは出力され
ないのである。

このようにして、順次アドレス値をシフトして
各アドレスにデータを書き込み、カウンターＣの
値が「Ｎ」となつたとき一致回路部Ｐが作動して
出力メモリ部M₂のリセツトを解除し、出力可能
とすると共に、カウンターＣの値が「０」となつ
て、１番目のシフトパルスで書き込まれたアドレ
ス値「０」のデータが読み出され、外部に出力さ
れるものである。そして、その後はこの動作を繰
り返し、前述の実施例と同様入力データが一定時
間遅延して出力されるのである。

尚、非同期式メモリにおけるタイミングパルス
φ_１、同期式メモリにおけるタイミングパルス
φ′_２は、主メモリＭのリード・ライト選択端子
Ｒ／Ｗを制御するが、主メモリＭにより論理が逆
になることがある。又、同期式メモリを使用した
回路に非同期式メモリを置換することは可能であ
るが、その逆は行うことが出来ない。

而して、本発明のシフトレジスターはコンベア
上を流れる製品、若しくは移動するシート状の物
体の不良品選別や振り分け等に使用されるのであ
るが、例えば、不良品の検出点と出力点とに一定
の距離がある場合にはロータリーエンコーダー等
を用いて、コンベアラインの移動速度と同期した
パルスをシフト信号として与え、２点間の距離ｌ
を設定値Ｎに置き換えて使用すればよい。

即ち、１パルス当たりのライン移動距離をａと
すれば、Ｎ＝ｌ／ａが得られるのである。

又、ランダムに入つてくる信号を一定時間遅ら
せて出力させたい場合には、パルスジエネレータ
ーのクロツクパルスをシフト信号として与え、遅
延をかけたい時間ｔを設定値Ｎに置き換えればよ
い。即ち、クロツクパルス周波数をｆとすれば、
Ｎ＝ｔ・ｆ得られる（但し、ｔ＝sec、ｆ＝Hz）。

尚、選別する製品の種類に応じて複数台のシフ
トレジスターを用いれば、複雑な振り分け作業も
容易に行えるものである。

〔発明の効果〕

以上述べたように、本発明のシフトレジスター
は、集積度の高いメモリ（RAM）を使用したこ
とにより、小型で大容量のシフトレジスターを構
成することが可能となり、また外部スイツチによ
りその使用目的に応じて所望の遅延時間を任意に
設定できる他、データのメモリ間移動がないか
ら、データの書き込み、読み出しか確実に行え、
幅広い用途に供されて種々の検出作業における能
率並びに精度を著しく向上せしめる等、種々の優
れた効果が期待できるものである。

【図面の簡単な説明】

第１図は本発明のシフトレジスターの実施例に
おいて、主メモリとして非同期式メモリを使用し
た場合の回路図、第２図はその各部における波形
図であつて、一定長さのデータ入力に対して１つ
の出力パルスを出力させる場合を示すもの、第３
図は同じく第１図のシフトレジスターの各部にお
ける波形図であつて一定長さのデータ入力に対し
その長さに応じた出力パルスを出力させる場合を
示したもの、第４図は各シフトパルスに応じた主
メモリの各アドレス値における記憶内容を示した
もの、又第５図は本発明のシフトレジスターの実
施例において、主メモリとして同期式メモリを使
用した場合の回路図、第６図はその各部における
波形図である。 尚、図中、Ｇ……タイミングパルス発生部、Ｍ
……主メモリ、M₁……入力メモリ部、M₂……出
力メモリ部、Ｃ……カウンター、Ｐ……一致回路
部、Ｓ……ビツト長設定部、Ｆ……出力制御フリ
ツプ・フロツプ、Ｉ……シフトパルス入力端子、
Ｄ……検出データ入力端子、Ｏ……制御データ出
力端子、Ｒ……リセツト信号入力端子である。

Claims (1)

1. 【特許請求の範囲】 １ シフトパルスの立上がりによつて所定のタイ
   ミングパルスを発生させるタイミングパルス発生
   部と、データ入力端子からのデータを一時記憶す
   る入力メモリ部と、該入力メモリ部に接続され、
   上記タイミングパルスに従い下述するカウンター
   によつて指定されたアドレス値に上記入力メモリ
   部に記憶されたデータを記憶し、或いは下述する
   出力メモリ部にデータを出力する主メモリと、上
   記タイミングパルスを計数して上記主メモリに所
   定のアドレス値を指定するカウンターと、主メモ
   リが使用可能な記憶領域数を設定し得るようにし
   た外部スイツチ等からなるビツト長設定部と、該
   ビツト長設定部の設定値と上記カウンターの計数
   値と比較し、両者が一致した場合、上記カウンタ
   ーをリセツトすると共に下述する出力制御フリツ
   プ・フロツプをセツトする一致回路部と、上記一
   致回路部からの信号により下述する出力メモリ部
   をセツト乃至はリセツトする出力制御フリツプ・
   フロツプと、上記出力制御フリツプ・フロツプの
   セツト出力を受けた時、該主メモリーの指定アド
   レス値の出力データーを記憶し、且つ該記憶デー
   ターを出力可能とした出力メモリー部とで構成
   し、上記主メモリーの上記カウンターで指定され
   たアドレスに記憶されていたデーターを上記出力
   メモリー部に読出した後に、該アドレスに次に記
   憶すべきデーターを書き込むようにタイミングを
   設定することにより、入力されたデーターを所定
   時間遅延させて出力するようにしたこと特徴とす
   るシフトレジスター。 ２ データ入力端子と入力メモリ部との間に、１
   パルスにつき１データを読み込み、１パルス分だ
   け出力させる動作と、データ入力中のシフトパル
   ス毎に複数のデータを読み込み、そのパルス数に
   応じて出力させる動作とを選択可能な切換えスイ
   ツチを介在せしめた特許請求の範囲第１項記載の
   シフトレジスター。