SU1260961A1 - Устройство дл контрол цифровых блоков - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, в частности к устройствам автоматического контрол  Ц1 ровьк объектов, и может быть использовано дл  высокочастотной функциональной проверки узлов ЭВМ, построенных с использованием микросхем большой степени интеграции. Цель изобретени  - повышение быстродействи  устройства и увеличение глубины контрол  за счет изменени  в широких пределах веро тностных и временных параметров генерируемых им последовательностей . Устройство содержит блок выходных регистров, провер емый и эталонный цифровые блоки, блок сравнени , три блока пам ти блок мультиплексоров, генераторов тестов, блок ввода, блок вывода, блок управлени , коммутатор, два блока сумматоров по модулю два, блок трехразр дных регистров, группу элементов И. 1 з.п. ф-лы, 19 ил. сл го Од о со О)

Description

1

Изобретение относитс  к вычислительной технике и, в частности, к средствам автоматического контрол  цифровых объектов, и может быть использовано дл  высокочастотной функциональной проверки узлов ЭВМ, построенных с использованием микросхем большой степени интеграции.

Цель изобретени  - повьвпение быстродействи  устройства и увеличение глубины контрол  за счет изменени  в широких пределах веро тностных и временных параметров генерируемых им последовательностей.

На фиг.1 приведена структурна  схема устройства; на фиг.2 - функциональна  схема одного разр да блока выходных регистров; на фиг.З - функциональна  схема одного разр да блока сравнени ; на фиг.4 - функциональна  схема одного разр да третьего блока пам ти, а также функциональные схемы второго блока сумматоров , по модулю два и группы элементов И; на фиг.З и 6 - функциональные схемы одного разр да второго и первого блоков пам тиJ на фиг.7 функциональна  схема одного разр да блока мультиплексоров; на фиг.8 - функциональна  схема генератора псевдослучайных тестов; на фиг.9 - функциональна  схема одного разр да коммутатора} на фиг.10 - функциональна  схема одного разр да первого блока сумматоров по модулю два; на фиг.11- функциональна  схема одного разр д блока трехразр дных регистров; на фиг.12 - функциональна  схема блока 12 управлени ; на фиг.13 и 14 - функциональные схемы генератора тактовых импульсов и генератора одиночных импульсов соответственно; на фиг.15 - временна  диаграмма работы блока управлени ; на фиг,16 - временна  диаграмма , иллюстрирующа  работу i-ro разр да устройства при формировании синхронизирующей последовательности на фиг.17 -19 - эквивалентные схемы устройства в различных режимах его работы.

Устройство дл  контрол  цифровых блоков (фиг.1) содержит блок 1 выходных регистров, провер емый 2 и эталонный 3 цифровые блоки, блок сравнени  4, первый 5, второй 6 и третий 7 блоки памйти, блок мультиплексоров 8, генератор тестов 9, блок ввода 10, блок вывода 11, блок

;

10

15

20

25

260961

12 управлени ; 12.1 - 12.12 - пер- вый-двенадцатый выходы блока управлени , коммутатор 13, первый блок

14сумматоров по модулю два, блок

15трехразр дньк регистров, вход

16кода логического нул  устройства, второй блок 17 сумматоров по модулю два и группу элементов И 18, вход пуска 19 устройства.

Схема любого i-ro разр да блока 1 выходных регистров содержит (фиг.2) триггер 20 данных, триггер 21 маски, триггер 22 коммутации, элементы И 23 и 24, а также двух- входовый сз мматор 25 по модулю два.

Каждый разр д блока сравнени  (фкг.З) содержит элемент И 26, сумматор 27 по модулю два, элемент И-НЕ 28.

Генератор тестов (фиг.8) содержит сдвиговый регистр 29 и сумматор 30 по модулю два.

Блок управлени  (фиг.12) содержит генератор тактовьк импульсов 31, восемь генераторов одиночных импульсов 32.1-32.8, семь двоичных Счетчиков 33.1-33.7, триггер фазы 34, первый триггер ТС1 35, второй триггер ТС2 36. Т-триггер 37 со счетным входом, триггер 38 чтени -записи , триггер 39 режима адресации, тумблерные наборы 40 и 41, одиночные тумблеры 42.1-42.4, одиночные шестой элемент И 43, первый - п тый элементы И соответственно 44-48, Седьмой элемент И 49, коммутатор 50 первую группу элементов ИЛИ 51, вторую группу элементов ИЛИ 52, первую 53 и вторую 54 группы элементов И, первый 55 и второй 56 блоки элементов сложени  по модулю два, первый - четвертый элементы ИЛИ соответственно 57-60, первый - четвертый элементы задержки соответственно 61-64.

Генератор тактовых импульсов 31 (фиг.13) содержит инверторы 65.1- 65.3, резистор 66 и емкость 67.

Каждый из генераторов одиночных импульсов 32 (фиг.14) содержит инвертор 68, резисторы 69.1-69.3 и ем-i. кость 70.

Каждый из блоков t,4- 8,13-15 состоит из п идентичных схем-разр дов, кажда  из которых соответствует одному выводу провер емого и эталонного цифрового блока. Величина п определ етс  числом вьшодов у провер емого цифрового блока, причем

30

35

40

45

50

55

дл  большинства цифровых узлов ЕС ЭВМ п 192.

Триггер 20 данных служит дл  хранени  сигнала, подаваемого в текущем такте проверки на вход провер емого блока или эталонного значени  выходного сигнала провер емого объекта , или единичного значени  в разр дах выходов провер емого блока.

Триггер 21 маски совместно с двух входовым сумматором 25 по модулю два разрешает или запрещает прием информации в триггер 20 данных в зависимости от того, каким входом  вл етс  i-й вход провер емого цифрового объекта. Если i-й вход  вл етс  входом синхронизирующих сигналов , на триггер 21 маски записываетс  ноль, в случае информационного входа на триггер 21 записываетс  единица. Кроме того, триггер 20 i-ro разр да позвол ет исключить из проверки i-й вывод провер емого блока при сравнении реакции.

Триггер 22 коммутации определ ет функцию i-ro разр да в текущем такте: подача сигнала на вход объекта или опрос его выходного сигнала. В последнем случае он переводит элементы И 23 и 24 в высокоимпедансное состо ние выхода.

Элемент И 26 служит дл  выбора способа проверки состо ни  i-ro вывода провер емого объекта 2, а именно: сравнение с состо нием вывода эталонного объекта 3 или с состо нием триггера 20 данных. Сравнение эталонного значени  с реальным осуществл етс  на сумматоре 27 по модулю два. Элемент И-НЕ 28 служит дл  организации процедуры исключени  из проверки i-ro вывода провер емого цифрового блока 2.

Сверхоперативна  пам ть i-ro разр да состоит из трех одноразр дных запоминающих устройств с управлением по входу записи-чтени  и по адресным входам 5-7. СОЗУ 1-5 служит дл  хранени  масок сравнени , масок приема в триггеры 20 данных, сигналов синхронизации , управл ющей информации дл  блока 15, а также информации, обеспечивающей оперативное переключение каналов св зи с объектами проверки на прием или выдачу сигналов (4мг.6). На информационный вход СОЗУ 1-5 подключен выход 14.1 блока 14 сумматоров по модулю два, на ад10

ресные входы подключен выход 12.4 блока 12 управлени , а на вход записи-считывани  - выход 12.2 блока 12 . (фиг.6). СОЗУ 2-6 служит дл  хранени  5 сигналов синхронизации, значени  детерминированных тестов и др. На входы СОЗУ 2-6 (фиг.5) подключены выходы 12.2 и 12.5 блока 12 управлени  и выход 8.1 i-ro мультиплексора блока 8. СОЗУ 3-7 служит дл  хранени  детерминированных тестов, управл ющей информации дл  формировани  псевдослучайных тестов и другой управл ющей информации (фиг.4). На входы СОЗУ 3-7 подключен выход 12.2 блока 12 управлени , выход 8.1 i-ro мультиплексора блока 8 и выходы 17.1 второго блока 17 сумматоров по модулю два.

В каждый i-й разр д блока 8 мультиплексоров входит восьмивходовой мультиплексор (фиг.7) с трем  управл ющими входами, с помощью которых производитс  выбор источника данных В зависимости от кода, сформированного на i-M трехразр дном ресистре (15), на выход мультиплексора может передаватьс  информаци  с выхода 10.1 ввода, с выхода 9.1 генератора 9

0 псевдослучайных тестов, с выхода

4.1 блока 4 сравнени , с выходов 5.1, 6.1, 7.1 первого 5, второго 6 и третьего 7 блоков сверхоперативной пам ти, а также с выходов 1.2 и 16.1

5 блока 1 и генератора (16) логического уровн  нул .

Генератор 9 псевдослучайных тестов служит дл  формировани  последовательностей п+1 -разр дных псевдо0 случайных чисел, где I - количество адресных входов третьего блока 7 сверхоперативной пам ти. Подобный генератор реализуетс  на сдвиговом регистре 29 с обратной св зью. Вид

5 обратной св зи определ етс  видом порождающего полинома

4(x)-1®ot,x ®ot,jX €).,.€)o(f , гдео(..е{ 0,1}, i 1,п+1 . На фиг.8 показан наиболее часто используб;ьалй вариант генератора 9 тестов, обратна  св зь 30 которого описываешьс  трехчленньш полиномом

0

вида

Ч(х) . l+x .

На управл ющий вход генератора 9 псевдослучайных тестов подключён выход 12.3 блока .12 управлени . При

включении питани  регистр 29 устанавливаетс  в единичное состо ние.

Блок 10 ввода служит дл  загрузки тестов в сверхоперативную пам ть кроме того, в сверхоперативную па- м ть загружаетс  вс  управл юща  информаци , В качестве конкретной технической реализации блока 10 может быть мини-ЭВМ, устройство ввода с перфоленты, магнитной ленты и т.д В простейшем случае блок 10 содержит п двухпозиционных тумблеров,на которых набираетс  двоичный код вводимых данных.

Блок 11 вывода в наиболее прос- том исполнении имеет лишь п-разр д- ньм регистр и средства индикации его состо ни . В более сложных случа х блок 11 может содержать мини- ЭВМ устройства вывода на экран и на машинные носители.

Гейератор тактовых импульсов 31 собран на трех инверторах с отрицательной обратной св зью, а генерато одиночных импульсов - на одном ин - верторе с конденсатором по входу (фиг.13 и 14).

Перед началом функционировани  блока 12 управлени  на триггера 35 -38 записываетс  информаци , на- бранна  на одиночньк тумблерах 42.1-42.4 под действием одиночных импульсов, сформированных на выходах генераторов одиночных импульсов 32.1 и 32,2. Значение записывав мой информации определ етс  режимами , выпoлн e lыми устройством контрол  цифровых блоков.

Одновременно с записью информации на триггеры 39 и 38 под деист- вием одиночного импульса, сформированного на выходе блока 32.2, происходит обнуление содержимого счетчиков 33.1-33.7, установка в ноль триггера 37 и установка в единицу триггера 34 фазы. На тумблерном наборе 40 набираетс  код, определ емый количеством тактов синхронизации , а на тумблерном наборе 41 код, определ емый числом тов проверки цифрового блока (фиг.12).

При нажатии кнопки Пуск (фиг.12 и 13) блок 12 упрЕШлени  функционирует в соответствии с вре- менной диаграммой, приведенной на фиг.15, где показано функционирование основных его узлов. Так, на ди5

О

5 0

0

0 5 0

5

грамме 1 (фиг.15) показана временна  диаграмма на выходе генератора тактовых импульсов, на диаграмме 2 - выходна  последовательность триггера 37. Последовательности с выходов триггера 37, задержанные на лини х задержки (фиг.12 и диаграммы 3 и 4 на фиг.15), через элементы И и ИЛИ поступают на седьмой и восьмой выходы блока управлени  (диаграммы 5 и 6 на фиг.15), После отработки синхронизирующих последовательностей на элементе И 43 формируетс  одиночный импульс, который переключает состо ние триггера фазы (диаграммы 8 и 9 на фиг.15). Кроме того, импульс, сформированный на выходе элемента И 43 (диаграмма 7 на фиг.15), поступает на входы счетчиков 33.4-33.7, содержимое которых увеличиваетс  на единицу.

Таким образом, блок 12 управлени  формирует временные диаграммы импульсов , подаваемь.х на управл ющие входы остальных блоков устройства контрол  цифровых блоков.

Коммутатор 13 состоит из п элементов 2-ЗИ-ИЛИ, к управл ющим входам которых подключены выходы 12.7 и 12.8 блока 12 управлени , к информационным входам которых подключены выходы 5.1, 6.1 и 8.1 соответственно блоков 5-6,8. Выходы элементов 2-ЗИ-Ш1И подключены к входам блока 14 (фиг.9).

Блок 14 состоит из п двухвходовых сумматоров по модулю два, на входы которых подключены выходы блоков 13 и 7 фиг.10).

Элементы блоков 13 и 14 в совокупности позвол ют выполнить пораз- р дные логические операции И, ИЛИ, НЕ, М2.

Блок 15 состоит из п трехразр дных регистров, на которые записываетс  код, определ ющий номер устройства, подключенного к блоку 8, выход КОТОРОГО подключаетс  на выход блока 8. На входы блока 15 подключаютс  выходы блоков 5 и 12, а именно: 5.1, 12.11 и t2.12. Выход блока 15 подключаетс  на вход блока 15.1 (фиг.11). Блок 17 состоит из I двухвхоДо- вых сумматоров по модулю, выходы которых подключены к адресным входам блока 7, к входам которых подключен выход 12.9 блока 12 управлени  и выходы элементов И блока 18, коли7

чество которых также равн етс  I |(фиг.4ь

Блок 17 в совокупности с блоком 18 служит дл  формировани  на адресных входах блока 7 или последовательно измен ющихс  адресов, или псевдослучайный адресов.

Устройство работагт следующим образом .

Перед началом проверки с помощью блока 12 управлени  и блока 10 ввода производитс  загрузка тестов и другой информации. Первоначально обнул етс  содержимое элементов пам ти блоков 1,5,6 и 7, дл  чего на выходе генератора одиночных импульсов 32,6 формируетс  одиночный импульс, который устанавливает элементы пам ти трехразр дного регистра (15) в единичное состо ние. В этом случае на выход мультиплексоро блока 8 будет подключен вход 16 кода логического уровн  нул  устройства . Последовательно измен   адреса блоков 5-7 сверхоперативной пам ти путем формировани  одиночных импульсов генератором одиночных импульсов 32.1 во все  чейки пам ти указанных блоков записываетс  логический ноль. Подобным образом обнул етс  содержимое регистров блока 1 с использованием генераторов одиночных импульсов 32.7 и 32.8.

Далее в блоки 5-7 i-ro разр да записываетс  исходна  информаци , котора  определ етс  режимом i-ro разр да устройства, дл  чего в блок 15 записываетс  нулевой код, которы обеспечивает передачу через мультиплексор информации, формируемой на выходе блока 10 ввода. В процессе загрузки исходной информации на выходе триггера 38 блока 12 формируетс  единичный уровень, обеспечивают щий запись информации в блоки 5-7.

Управл юща  информаци  на триггеры 21   22 и начальный код на триггер 20 i-ro разр да записываетс  с выхода блока 5, откуда также фор- мил уетс  информаци , подаваема  на входы блока 15.

После занесени  необходимой информации в блоки 1,5,6,7 и 15 выполн етс  процедура установки элементов пам ти блока 12 в состо ни , определ емые режимом проверки цифрового блока, дл  чего триггер 39 устанавливаетс  в нулевое- состо 609618

ние. Подобным образом в заданные состо ни  устанавливаютс  остальные триггеры блока 12, а также счетчики и тумблерные наборы. 5 После завершени  ввода начинаетс  сам процесс высокочастотной проверки цифрового блока 2. Дл  этого, 1гутем переключени  тумблера Пуск в нулевое положение начинают форми- 10 роватьс  управл ющие импульсы на выходе блока 12.

Функционирование устройства контрол  цифровых блоков в каждом такте осуществл етс  за две фазы (фиг.15). 13 в течение первой фазы отрабатываютс  синхронизирующие сигналы, во вто- рой фазе на выходной регистр блока 1 записываетс  очередной тестовый набор.

20 Рассмотрим функционирование i-ro разр да устройства в зависимости от последовательности, которую необходимо формировать на его выходе .

Генерирование произвольной после- 25 довательности синхронизирую1цих сигналов .

Синхросигналы, необходимые дл  функционировани  провер емого блока, подаютс  на него в первой фазе. Дл  30 организации генерировани  синхросигналов по i-му разр ду предвари- тельно необходимо записать логический ноль на триггер маски 21 и логическую единицу на триггер 22. Кроме 5 того, в блоки 5 и 6 i-ro разр да записываетс  информаци  с синхронизирующей последовательности импульсов . Рассмотрим процедуру формировани  подобной информации дл  случа  0 синхронизирующей последовательности, приведенной на ф«г.16а. На фиг.166 приведена последовательность импульсов , формируемых на первом выходе блока 12, под действием которых на 5 выходном триггере 20 должна быть

сформирована синхронизирующа  последовательность , представленна  на фиг.16а. Под действием управл ющих сигналов, сформированных на седьмом 0. и восьмом выходах блока 12 управлени , на D-вход триггера 20 через блоки 13 и 14 подключаютс  выходы блоков 6 и 5. Причем при подаче нечетных импульсов последовательности 1бб ко 5 входу триггера 20 подключаетс  блок 6, а по четным импульсам - блок 5. Адреса  чеек пам ти блоков 6 и 5 измен ютс , соответственно, по четным

912

и нечетным импульсам (фиг. 12 к 15). Таким образом, по первому импульсу (фиг. 166) на выходной триггер 20 записываетс  содержимое нулевой  чейки блока 6,которое согласно фиг.16а должно равн тьс  нулю. Под действием первого импульса увеличиваетс  адрес блока 5 на единицу. По приходу второго импульса на триггер 20 записываетс  содержимое первой  чейки пам ти блока 5 и измен етс  на единицу адрес блока 6. Согласно фиг.16а в первой  чейке пам ти блока 5 должна быть записана единица, а в первой  чейке блока 6 - ноль. Далее, рассужда  подобным образом, видно, что во вторые  чейки пам ти блоков 5 и 6 должны быть записаны, соответственно ноль и единица.

Дл  записи информации с синхронизирующей последовательности (фиг.16а) эта последовательность кодируетс  нул ми и единицами (фиг.16в). На основании фиг.1бв формируетс  информаци , котора  записываетс  в i-e разр ды блоков 5 и 6. Так, в бло|: 5, начина  с первой  чейки пам ти, записьшаетс  код 1000 (фиг.16д), а в блок 6, начина  с, нулевой  чейки - код 001 (фиг.16г). Процесс подачи записанной информации на выходной триггер 20 i-ro разр да обеспечиваетс  тем,.что на выходе i-ro мультиплексора блока 8 формируетс  нулевой уровень за счет коммутации на его выход генер атора логической единицы. При этом трехразр дный регистр i-ro разр да предварительно устанавливаетс  в состо ние 11К Кроме того, на вход блока 19 подаетс  нулевой уровень с выхода триггера 39 блока 12, что обеспечивает чтение нулевой  чейки блока

7i-ro разр да, где хранитс  значение логического нул . Таким образом , с выхода i-ro разр да блоков

8и 7 на входы блоков 13 и 14 подаютс  логические нули.

Эквивалентна  схема устройства контрол  Ц11фровых блоков (i-ro разр да ) с учетом предварительно записанной информации, обеспечивающей режим формировани  синхронизирующей последовательности, будет иметь вид изображенный на фиг.17. На вход D - триггера 20 (фиг.17) поступает пб- следовательность синхронизирующих импульсов с первого выхода блока 12

6

10

На входы блока 13 поступают последовательности , сформированные на седьмом и восьмом выходах блока 12 управлени .

Генерирование псевдослучайной последовательности Yj с веро тностью P(Y.I) 0,5 по i-му каналу генератора .

Изменени  информации на триггере 20 блока 1 выходных регистров будет происходить во второй фазе, дл  чего на триггер 21 маски предварительно записываетс  единица, на триггер 22 также записываетс  единичное значение . В блоки 5 и 6 сверхоперативной пам ти записываетс  единица во все  чейки пам ти. На i-м разр де устройства в блоке 15 записываетс  код 001, под действием которого на выход i-ro мультиплексора блока 8 подключаетс  i-й выход генератора псевдослучайных тестов, по которому формируетс  равноверо тна  двоична  цифра X. с веро тностью р()0,5. Содержимое блока 7 сверхоперативной пам ти может состо ть из всех единиц или из всех нулей.

Эквивалентна  схема устройства контрол  цифровых блоков (i-ro разр да ) с учетом предварительно записанной информации будет иметь вид,-представленный на фиг.18. На i-й элемент 2-ЗИ-Ш1И блока 13 подаютс  значени  логических единиц с блоков 5 и 6, а также единичные уровни, сформированные на седьмом и восьмом выходах блока 12 управлени . Указанный режим формировани  псевдослучайной последовательности по i-му каналу обеспечиваетс  и при подаче на седьмой и восьмой выходы блока 12 управлени  комбинаций 01 и 10.Анализ схемы, приведенной на фиг. 18, показывает, что У- X и следовательно: Р(У. 1)0,5, так как р()0,5.

Формирование псевдослучайной последовательности Y,- с веро тностью P(Y.1)0,5 может быть реализовано и другим способом, дл  чего в блоки сверхоперативной пам ти 5 и 6 записьшаетс  нулева  информаци , а в блок 7 записываетс  половина нулей и половина единиц. Содержимое i-ro регистра блока 15 безразлично. Триггер 39 блока 12 управлени  устанавливаетс  в единичное состо ние. При этом на адресные входы блока 7 (фиг.4) подаетс  поразр дна  сумма по модулю два псевдослучайного 1-разр дного кода с очередным адресом, сформированным в блоке 12 на дев том выходе. Таким образом, с очередным адресом блока 7 в каждом такте проверки цифрового блока будет по вл тьс  псевдослучайный код с равной веро тностью , принимающий одно из возможных

значений.Поэтому на выходе блока 7 будет равноверо тно формироватьс  значение нул  и единицы,что в итоге обеспечит псевдослучайную последователь- ность YJ с веро тностью p(Y. 1)0,5

Генерирование псевдослучайной по следовательности Y/ с веро тностью p() 0,5 по i-му разр ду устройства контрол  цифровых бло1:ов.

Дл  организации генерировани  псевдослучайной последовательности Yj с веро тностью p(Yj 1) 0,5 предварительно необходимо записать единицу на триггер 21 маски и на триггер 22.

Дл  случа , когда p()0,5 на входах .i-ro элемента 2-ЗИ-Ш1И блока 13 формируютс  переменные, обеспечивающие нулевой уровень на его выход и дл  случа  P(Yy 1)0,5 обеспечиваетс  единичное значение на его выходе. В i-e СОЗУ блока 7 записываетс  такое количество единиц, кото которое обеспечивает требуемую веро тность .

Дл  случа  P()0,5 заданна  веро тность представл етс  выражением ,

P(Y,,b-,

где g - емкость СОЗУ блока 7; b - количество единиц, записанных в i-e СОЗУ блока 7. Дл  случа  P()0,5 заданна  веро тность представл етс  выражением , P(Y.1)1-|.

Обеспечение веро тности P(Yy 1) больше или меньше 0,5 возможно и в случае формировани  логического нул  на выходе i-ro элемента 2-ЗИ- ИЛИ, однако при этом необходимо записывать в СОЗУ i-ro разр да блока 7 большее количество единиц при P()0,5.

Генерирование псевдослучайной последовательности Y. с веро тностью P()0,5 по i-му разр ду

20

5

26096112 .

устройства и с веро тностью p(f) переключени  выходного сигнала на противоположный.

Дл  организации работы устройст- 5 ва дл  контрол  цифровых блоков

в данном режиме предварительно необходимо записать единицу на триггеры 21 и 22, а на i-й регистр блока 15 записать код 110, под действием которого единичный выход триггера 20 i-ro разр да подключаетс  через элемент И 23 блока 1 и i-й мультиплексор блока 8 на вход i-ro сумматора по модулю два блока 14.

Экивалентна  схема устройства дл  контрол  цифровых блоков (i-ro разр да) с учетом предварительно записанной информации будет иметь вид, представленный на фиг.19.

Значени  содержимого триггеров

10

ТС1 и ТС2, 35 и 36, а также информаци , хранима  в СОЗУ1 и СОЗУ2 блоков 5 и 6 должна обеспечивать прохождение сигналов с выхода i-ro мультиплексора блока 8 на вход i-ro сумматора по модулю два(14), через i-й элемент 2-ЗИ-ИЛИ блока 13.

Кроме того, с выхода триггера 39 блока 12 управлени  на входы двух- входовых элементов И 18 поступает разрешающий потенциал, который обеспечивает формирование псевдослучайных адресов с выходов блока 9. Причем адреса равноверо тно могут принимать любое из возможных значений.

Дл  задани  требуемой веро тности p(f) переключени  выходного сигнала на противоположный в СОЗУ 3 блока 7 (i-й разр д) записываетс  b единиц , количество которых определ етс  из соотношени  p(f)b/g. При в каждом такте содержимое триггера 20 i-ro разр да устройства мен етс  на противоположное, при содержимое триггера 20 неизменно, при состо ние триггера 20 мен етс  на противоположное с веро тностью О,5 и так далее.

Дискретность изменени  веро тности p(f) и веро тности P(Y,- 1) в режимах 4 и 3 определ етс  емкостью СОЗУ и равн етс  1/g. Так, дл  дискретность изменени  веро тности равн етс  1/256.

Генерирование псевдоциклических кодов.

Псевдоциклические коды это такие коды, в которых в каждый конкретный момент времени возможно изменение только одного двоичного разр да кода (7). Таким образом, сосед- ние коды псевдоциклических кодов отличаютс  только в одном разр де,

Дл  организации работы устройства дл  контрол  цифровых блоков в указанном режиме необходимо первона- чально определить номера разр дов, на выходах которых должен формироватьс  псевдоциклический код.

Предположим, псевдоциклический код необходимо генерировать по вы- ходам i-ro, i+l, i+2,... , разр дов , хот  в общем случае формирование псевдоциклического кода может осуществл тьс  и по выходам разр дов с произвольными номерами.

На триггеры 21 маски i-ro,i+1-ro и L+C-1-го разр да устройства записываетс  единица, на триггеры 22 указанных разр дов также записываетс  единичное значение. Подобно как и в режиме 4 на выходах элементов 2-ЗИ-ЙЛИ обеспечиваетс  единичный уровень. того, на регистры блока 15 записываетс  код 110, под действием которого обеспечиваетс  св зь выхода триггера 20 со входами сумматоров по модулю два (14) i-ro, i-i-1-го,... и i+C-1-го разр дов . В СОЗУ 3-7 указанных разр дов циклически записываетс  следующа  информаци :

i i+l i+2 ... i+C-1

О

1 О

О

о о о

с-1 о о

Таким образом, только на выходе одного СОЗУ 3 из С будет считыватьс  единичное значение при любом значени адреса„

Адрес СОЗУ 3 блока 7 в данном ре- жиме формируетс  как псевдослучайное равномерно распределенное число,, подобно как и в режиме 4.

Кроме рассмотренных режимов устройство дл  контрол  цифровых блоков позвол ет формировать последовательности гипа бегущий ноль и бегуща  единица, формировать сигналы типа

5

5 20

. 5 0 5

0

15

О

SS

const О и const 1, генерировать в случайнбй последовательности только несколько определенных кодов, запрещать по вление на выходах устройства определенного множества кодов и т.д.

Все перечисленные режимы работы устройства могут реализовыватьс  одновременно , но дл  разных его разр дов .

Увеличение частоты проверки цифровых блоков осуществл етс  за счет увеличени  частоты формировани  синхронизирующих импульсов.

Claims (2)

1. Формула изобретени 

   1 Устройство дл  контрол  цифровых блоков, содержащее блок выходных регистров , эталонный цифровой блок, блок сравнени , первый, второй и третий блоки пам ти, блок мультиплексоров , генератор тестов, блок ввода, блок вьшода и блок управлени , причем перва  группа информационных выходов блока выходных регистров подключена к группе входов контролируемого цифрового блока и к первой группе информационных входов блока сравнени , втора  группа информационных выходов блока выходных регистров подключена к группе входов эталонного цифрового блока и второй группе информащюнных входов блока сравнени , перва  и втора  грушш разрешагачих входов которого соединены соответственно с третьей и четвертой группами информационных выходов блока выходных 1 егистров, первый выход блока управлени  соединен с входом синхронизации блока выходных регистров, второй выход блока управлени  соединен с входами запись-чтение блоков пам ти, третий выход блока управлени  соединен с входом синхронизации генератора тестов, выходы первого блока пам ти соединены с первой группой информационных входов блока выходных регистров , четвертый и п тый выходы блока управлени  соединены соответственно с адресными входами первого и второго блоков пам ти, выходы блока ввода соединены с первой щиной разр дов группы информационных входов блока мультиплексоров, втора  и треть  группы разр дов группы информационных входов блока мультиплексоров соединены соответственно

   с первой группой информационных выходов генератора тестов и с выходом блока сравнени  соответственно, отличающеес  тем, что, с целью повышени  быстродействи  устройства и увеличени  глубины конрол  за счет изменени  в широких пределах веро тност1 ых и временных параметров генерируемых им последовательностей , устройство содержит ко1Ф1утатор, первый и второй блоки сумматоров по модулю два, блок трехразр дных регистров и группу элементов И, причем группа выходов коммутатора соединена с первой группой информационных входов первого блока сумматоров по модулю два, выходы которого соединены с второй группой информационных входов блока выходных регистров, разрешающий вход кото рого соединен с шестым выходом блока управлени , седьмой и восьмой выходы которого соединены соответственно с первым и вторьм управл ющими входами коммутатора, , втора  и треть  группы информационных вхо- дов которого соединены соответственно с выходами первого и второго блоков пам ти и блока мультиплексоров, выходы которого соединены также с информационными входами второго и третьего блоков пам ти и информационными входами блока вывода, выходы третьего блока пам ти соединены с второй группой информационных вхо- дов первого блока сумматоров по модулю два, выходы которого соединены с информационными входами первого блока пам ти, выходы первого, второго и третьего блоков пам ти соедине- ны соответственно с четвертой, п той и шестой группами разр дов группы информационных входов блока мультиплексоров , седьма  и восьма  группы разр дов группы информационных вхо- дов блока мультиплексоров соединены соответственно с первой группой информационных выходов блока выходных регистров и с разр дами входа кода устройства, втора  группа ин- формационных выходов генератора тестов соединена с первыми входами элементов И группы, выходы которых соединены с группой информационных Bxo.t дов второго блока сумматоров по мо- дулю два, выходы которого соединены с адресньми входами третьего блока пам ти, дев тый выход блока управле

   ки  соединен с входом второго блокд сумматоров по модулю два, дес тый выход блока управлени  соединен с вторыми входами элементов И группы, выходы первого блока пам ти соединены с информационными входами блока трехразр дных регистров, одиннадца- тьй выход блока управлени  соединен с входами синхронизации регистров блока трехразр дных регистров, двенадцатый выход блока управлени  соединен с установочными входами регистров блока трехразр дных регистров, выходы разр дов регистров блока трехразр дных регистров соединены с группой управл ющих входов блока мультиплексоров , вход пуска блока управлени   вл етс  входом пуска устройства.
2. 2. Устройство по П.1, отличающеес  тем, что блок управлени  содержит генератор тактовых импульсов, восемь генераторов одиночных импульсов, семь счетчиков, триггер фазы, два триггера, Т-триггер, триггер чтени -записи, триггер режима адресации, четыре элемента задержки , коммутатор, две группы элементов ИЛИ, две группы элементов И, семь элементов И, четьфе элемента ИЛИ, два блока элементов сложени  по модулю два, причем вход пуска генератора тактовых импульсов  вл етс  входом пуска блока управлени , выход генератора тактовых импульсов соединен со счетньм входом Т-триг- гера, пр мой и инверсный выходы которого соединены соответственно с входами первого и второго элементов задержки, выход первого элемента задержки соединен с первым входом первого элемента И и с первым информационньм входом коммутатора, выход второго элемента задержки соединен с первым входом второго элемента И и вторым информационным входом коммутатора, выходы первого и второго элементов И соединены со счетными входами соответственно первого и второго счетчиков, выходы разр дов первого и второго счетчиков соединены с первыми входами элементов ИЛИ соответственно первой и второй групп, выходы элементов И первой и второй групп образуют соответственно четвертый и п тый выходы блока управлени , выход генератора тактовых импульсов соединен со счетным входом третьего

   элемента И и вторыми входами первого и второго элементов И, выход третьего элемента И соединен с первым входом первого элемента ИЛИ, выход кото- рого соединен с входом третьего элемента задержки, R-входом Т триггера и входами сброса первого и второго счетчиков, выход третьего элемента задержки соединен с S-входом триггера фаэы, пр мой выход которого соединен с управл ющим входом коммутатора с третьими входами первого и второго элементов И и  вл етс  шестым выходом блока управлени , инверсный выход триггера фазы соединен с вторым входом третьего элемента И, первыми входами четвертого и п того элементов И и с первыми входами элементов И первой и второй групп, выходы элементов И первой группы соединены с вторь ми входами элементов ИЛИ первой группы, выходы элементов И второй группы соединены с вторыми входами элементов ИЛИ второй группы, выходы четвертого и п того элементов И соединены соответственно с третьим и четвертым информационными входами коммутатора, первый и второй выходы которого  вл ютс  соответственно седьмым и восьмым в ыходами блока управлени , выход четвертого элемента задержки соединен с входом сброса третьего счетчика, инверсные выходы разр дов которого соединены с первой группой входов первого блока элементов сложени  по модулю два, втора  группа входов которого через переключатели подключена к шинам нулевого и единичного потенвдалов, груп- па выходов первого блока элементов сложени  по модулю два соединена с входами шестого элемента И, выход которого соединен с входе четвертого элемента задержки, R-входом триг- гера фазы, первыми входами второго, третьего и четвертого элементов ИЛИ, выходы .которых соединены сЪ счетными входами соответственно четвертого, п того и шестого счетчиков, выходы разр дов четвертого и п того счетчиков соединены с вторыми входами элементов И соответственно перв ой и второй групп, выход шестого счетчика  вл етс  дев тым выходом блока управ

   5

   0

   5

   5 0 5 0 55

   0

   5

   лени , выход шестого элемента И соединен со счетным входом седьмого счетчика и  вл етс  третьим выходом блока управлени , инверсные выходы разр дов седьмого счетчика соединены с первой группой входов второго блока элементов сложени  по модулю два, втора  группа входов которого через переключатели подключена к шинам нулевого и единичного потенциалов, группа выходов второго блока элементов сложени  по модулю два соединена с входами седьмого элемента И, выход которого соединен с входом разрешени  генератора тактовых импульсов , выход первого генератора одиночных импульсов соединен с входами синхронизации первого и второго триггеров и с вторыми входами второго , третьего и четвертого элементов ИЛИ, информационные входы первого и второго триггеров через переключатели подключены к шинам Нулевого и единичного потенциалов, выхода первого и второго триггеров соединены с вторыми входами соответственно четвертого и п того элементов И, выход второго генератора одиночных импульсов соединен с входами син- хр онизации триггера режима адресации и триггера чтени -записи, входами сброса четвертого, п того, шестого и седьмого счетчиков и вторым входом первого элемента ИЛИ, информационные входы триггера режима адресации и триггера записи-чтени  через переключатели подключены к шинам нулевого и единичного потенциалов, выходы триггера режима адресации и триггера записи-чтени   вл ютс  соответственно дес тым и вторым выходами блока управлени , выходы третьего , четвертого и п того генераторов одиночных импульсов  вл ютс  соответственно первым, вторым и третьим разр дами одиннадцатого рыхода блока управлени , выход шестого генератора . одиночных импульсов  вл етс  двенадцатым выходом блока управлени , выходы генератора тактовых импульсов, седьмого и восьмого генераторов одиночных импульсов  вл ютс  соответственно первым, вторым и третьим разр дами первого выхода блока управлени  .

   6.1

   5,1

   Фиг.5

   1 9.2

   JO

   Pai.ff

   иг.6

   Йгг.7

   W

   М2 Щ

   ЛW ./

   1±

   иг.Ю

   Фиг.9

   Фиг.П

   15.1

   Фи9. 12

   JycK «Pue.fJ

   «Pue. /

   M.1S

   ГТП n П n r

   ri m r

   1 r r-i

   . /7

   W

   «J

   г-JoTl-iLr 20

   г-ЦГ

   .11

   W r|fejsi :

   ФОЗО

   «Pue. IB

   t

   Редактор Т. Парфенова

   Составитель Д. Ванюхин

   Техред Л.Олейник Корректор С. Черни, у

   Заказ 5233/50Тираж 671 Подписное

   ВНИИПИ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д . 4/5

   f

   Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4

   фиг.13