SU978193A1 - Энергонезависимое оперативное запоминающее устройство - Google Patents
Энергонезависимое оперативное запоминающее устройство Download PDFInfo
- Publication number
- SU978193A1 SU978193A1 SU813314512A SU3314512A SU978193A1 SU 978193 A1 SU978193 A1 SU 978193A1 SU 813314512 A SU813314512 A SU 813314512A SU 3314512 A SU3314512 A SU 3314512A SU 978193 A1 SU978193 A1 SU 978193A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- block
- inputs
- memory
- information
- counter
- Prior art date
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Description
входы регистров соединены соответст венно с информационными входеиии- дополнительного блока пам ти и выхода ми основного блока пам ти, адресные входы которого подключены к разр дн выходам первого и второго счетчиков адресные входы дополнительного блок пам ти и информационные входы блоко декодировани информации соединены соответственно с разр дными выходам второго и первого счетчиков, выходы первого и второго блоков Д{акодирова ни информации подк.пн:ченьт соответст венно к входам разрешени записи ре rvscTpoB и к входам разрешени , обраще ни дополнительного блока пам ти, входы синхронизации блоков декодировани информации, регистров и дополнргтельиого блока пам ти и тактовые входы и входы управлени предварител ной Зстановкой счетчиков соединены соответственно с другими выходами блока, управлени у одни из входов которого подк. ючены ic выходам переполнени счетчиков, входы предварительной установки которых вл ютс адрес ными входами устройства„ Па фиг, 1 представлена структурна схема устройства; на фиг. 2-4 функциональные схемы блока управле Устройство содержит (фиг. 1) основной 1 и дополнительный 2 блоки , блок 3 управлени со входом 4 обращени , адресные входы 5 и инфо мационные входы б основного блока пам тиf первый 7 и второй 8 счетчики , первый 9 и второй 10 блоки декодировани информации и регистры 11, Дополнительный блок пам ти разделен на п одинаковых частей 12 разр дностью к кажда (где пик- целые чиола), Устройство содержит также входы 13 разрешени обращени дополнительного блока пам ти, входы 14 разрешени записи регистров, тактовы входы 15 и входы 16 обнулени и 17 управлени предварительной установко счетчиков, выходы 18 и 19 переполнени первого и второго счетчиков соответственно . Блок управлени состоит из блока 20 (фиг. 2) управлени дополнительным блоком пам ти,-блока 21 (фиг. 3) управлени основным блоком пам ти и блока 22 обращени (фиг. 4). Блок управлени дополнительным блоком пам ти содержит узел 23 контрол питающего напр жени , состо щего из диода 24, конденсатора 25, тиристорного оптрона 26, резисторов 27-29 и конденсатора 30, генератор импульсов 31, элемент НЕ 32, Д-триггеры 33-38,RS-триггеры 39-43, счетчики 44-46, сдвиговые регистры 47,48 блок декодировани 49, ключи 50 согласовани уровней, формирователи 5154 импульсов и элементы И 55-64, ИШ 65-74 и 2И-ИЛИ 75-77 „ Блок управлени основнь1м блоком пам ти содержит Д триггеры 78-80, сдвиговые регистры 81-83, блок 84 декодировани , элемент 85 задержки и элементы И 86,87,ИЛИ 88 и И-ИЛИ 89,90., Блок обращени состоит из ключей 91 согласовани уровней сигналов, блоков декодировани 92, 93, регистра 94 команд, счетчика 95, Д-триггера 96, схемы 97 сравнени номера устройства , узла 98 набора номера устройстве ., формировател 99 импульсов и элементов И 100-105, и ИЛИ 106-108. Основной блок 1 пам ти может быть ыполнен на быстродействующих полу- , проводниковых микросхема х пам ти, а ополнительный блок 2 пам ти - на электрически пepeпpoгpa Lмиpyer4ЫX поупосто нных запоминающих элементах а основе МНОП-структур. Устройство работает следующим образом , В случае снижени напр жени питани до определенной величины блок 3 управлени запрещает обращение к устройству , переключает блоки 1 и 2 па .м ти в режимы чтени и записи соответственно и подает на вход 16 счетчиков 7 и 8 импульс обнулени . После этого блок 3 посылает импульсы тактов на вход 15 счетчика 7 и разрешает работу блока 9. Информаци по каждому из п первых адресов блока 1 пам ти переписываетс в соответствующие регистры 11, При этом выбор нужного регистра 11 осуществл етс блоком 9, а синхронизаци записи - блоком 3. При по влении импульса переполнени на. выходе 18 счетчика .7, чтосоответствует заполнению последнего из п регистров 11, блок 3 прекращает подачу импульсов тактов и производит пепезапись содержимого регистров 11 параллельно в п частей 12 блока. 2 пам ти в соответствии с выставленным на выходах счетчика 8 адресным кодом, который в данном случае обеспечивает запись информации в первые чейки каждой из п частей 12. При этом блок 3 запрещает работу блока 9, а блок 10 устанавливаетс в режим одновременного разрешени обращени ко всем част м 12 блока 2, По окончании записи блок 3 повтор ет описанный выше цикл, причем содержимое счетчика 8 увеличиваетс на единицу каждым импульсов переполнени счетчика 7. По вление импульса переполнени на выходе 19 счетчика 8 свидетельствует об окончании.перезаписиСодержимого блока 1 в блок 2. Блок 3 прекращает подачу импульсов тактов и запрещает работу блоков 9 -и 10. Блок 2 пам ти хранит информацию при отсутствии питающего напр жени .
При достижении напр жением питани минимально допустимой величины блок 3 обнул ет счетчики 7 и 8 по входу 16, переключает блоки 1 и 2 пам ти в режимы записи и чтени соответственно , а затем подает импульсы тактов на вход 15 счетчика 7 и переключает блок 10 в режим декодировани При этом блок 3 осуществл ет последовательное считывание информации из блока 2 в блок 1. По вление импульса переполнени на выходе 19 счетчика 8 свидетельствует об окончании перезаписи информации из блока 2 в блок 1. Блок 3 запрещает работу блоков 9 и 10 и разрешает любой режим обращени к запоминающему устройству В Данном устройстве периферийные по отнощению к нему устройства имеют пр мой доступ только к блоку 1 пам Ьи , при этом начальный адрес чейки, к которой происходит обращение, за писываетс в счетчики 7 и 8. по входг1М 5 адреса по импульсу предварительной установки, вырабатываемому блоком 3 управлени .
Так как перезапись информации из регистров 11 в блок 2 производитс параллельно в п частей 12 блока 2, а длительность цикла считывани блока 1 много, меньше длительности цикла записи в блок 2, то врем , необходимое дл перезаписи информации, равно Т , где К - разр дность адреса каждой части 12, блока 2. Врем перезаписи зависит от разр дности частей 12 блока 2, т.е. в конечном итоге от дискретности разбиени пол пам ти блока 2. Объем пам ти блока 2 определ етс объемом данных , которые необходимо сохранить при отключении питани и может быть равным объему пам ти блока 1, причем объем переписываемых данных определ етс местом подключени вь 1хода 18 переполнени счетчика 7 ко входу счетчика 8. Дискретность разбиени блока;2 определ етс требуемым временем пе:резаписи .
: Таким образом, врем перезаписи информации не зависит от разр дности регистров 11 и общего объема пам ти устройства, что позвол ет увеличивать информационную емкость устрой-: ства и; сочетать быстродействие основного блока 1 пам ти с возможностью хранени информации в блоке 2 пам ти при отключении питани , причем ресурс циклов перезаписи блока 2 расходуетс только в моменты отключени питани , за счет чего повышаетс надежность устройства.
Технико-экономическое преимущество предлагаемого устройства заключаетс в более высокой надежности и возможности повышени информационной емкости по сравнению с прототипом.
Claims (2)
1.Патент ФРГ № 2415029,
кл. G 11 С 7/00, опублик. 1977.
2.Авторское свидетельство СССР № 590824, кл. G 11 С 11/00, 1976 (прототип).
8
18
.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813314512A SU978193A1 (ru) | 1981-04-22 | 1981-04-22 | Энергонезависимое оперативное запоминающее устройство |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813314512A SU978193A1 (ru) | 1981-04-22 | 1981-04-22 | Энергонезависимое оперативное запоминающее устройство |
Publications (1)
Publication Number | Publication Date |
---|---|
SU978193A1 true SU978193A1 (ru) | 1982-11-30 |
Family
ID=20968059
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU813314512A SU978193A1 (ru) | 1981-04-22 | 1981-04-22 | Энергонезависимое оперативное запоминающее устройство |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU978193A1 (ru) |
-
1981
- 1981-04-22 SU SU813314512A patent/SU978193A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR930004426B1 (ko) | 듀얼 포트 판독/기입 레지스터 파일 메모리 및 그 구성방법 | |
JP2595314B2 (ja) | 誤書き込み防止機能を備えたicカ―ド | |
US4506348A (en) | Variable digital delay circuit | |
US4559612A (en) | Sorting device for data words | |
US4918650A (en) | Memory control interface apparatus | |
SU978193A1 (ru) | Энергонезависимое оперативное запоминающее устройство | |
CA1039852A (en) | Read only memory system | |
JPS6130301B2 (ru) | ||
SU1548799A1 (ru) | Устройство дл преобразовани гистограмм ркостей | |
JPH0143392B2 (ru) | ||
SU1418809A1 (ru) | Устройство дл регенерации динамической пам ти | |
JPS6319027B2 (ru) | ||
SU1591076A2 (ru) | Устройство для контроля блоков оперативной памяти | |
RU2049363C1 (ru) | Устройство для регенерации информации динамической памяти | |
RU1783582C (ru) | Устройство дл управлени динамической пам тью | |
SU1487101A1 (ru) | Устройство для управления регенерацией динамической памяти | |
JPH0795391B2 (ja) | 半導体装置 | |
SU1481851A1 (ru) | Устройство дл поиска свободных зон пам ти | |
SU553679A1 (ru) | Буферное запоминающее устройство | |
SU1056274A1 (ru) | Запоминающее устройство с самоконтролем | |
SU750742A1 (ru) | Управл емый делитель частоты следовани импульсов | |
SU1156081A1 (ru) | Устройство дл ввода информации в процессор | |
SU1367045A1 (ru) | Устройство дл контрол пам ти | |
SU1180975A1 (ru) | Запоминающее устройство | |
SU1166173A1 (ru) | Устройство дл цифровой магнитной записи в двоично-дес тичном коде |