RU1783582C - Устройство дл управлени динамической пам тью - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в запоминающих устройствах на микросхемах динамической пам ти. Цель изобретени  - повышение быстродействи . Устройство содержит генератор импульсов регенерации, генератор тактовых импульсов , блок приоритетного обслуживани , триггер готовности, инвертор, элемент ЗИ, триггер цикла, регистр тактов, двоичный счетчик, триггер разр дов адреса, элемент ЗИ-НЕ, два элемента 2И-НЕ, блок управлени  записью, мультиплексор адреса,-дешифратор синхросигналов столбца,регистр состо ни , блок анализа состо ни , дешифратор синхросигналов строки, четыре элемента 2И, адресный вход, вход сигнала записи, вход сигнала записи байта, вход сигнала запроса обращени , выход сигнала готовности , выходы сигналов записи в младший и старший байты, выход мультиплексированного адреса, выходы синхросигналов строки и столбца, выход сигнала строба записи в регистр считывани . Быстродействие динамической пам ти повышаетс  за счет исключени  паузы дл  восстановлени  зар да  чеек пам ти дл  значительной части обращений в пам ть при считывании информации, а также более ранней установки сигнала готовности при записи информации. 5 ил. (Л С

Description

Изобретение относитс  к вычислительной технике и может быть использовано в запоминающих устройствах на микросхемах динамической пам ти.

Известно устройство управлени  динамической пам тью (Микропроцессорные средства и системы, 1986, № 3, с 75), содержащее генератор импульсов регенерации, вход тактовых импульсов, двоичный счетчик адреса регенерации, мультиплексор адреса, дешифратор синхросигналов столбца, блок приема и арбитража .апросов на обращение в пам ть и регенерацию пам ти

Недостатком данного устройства  вл етс  его невысокое быстродействие, св зан- ное с выделением времени дл 

восстановлени  зар да в  чейках пам ти после каждого обращени  в пам ть или обработки запроса на регенерацию

Наиболее близким к изобретению  вл етс  устройство управлени  динамической пам тью (Микропроцессорные средства и системы, 1989, № 1, с. 7), содержащее генератор импульсов регенерации, вход тактовых импульсов, блок приоритетного обслуживани , триггер готовности, инвертор , элемент ЗИ, триггер цикла, регистр тактов , двоичный счетчик, триггер разр дов адреса элемент ЗИ-НЕ первый элемент 2И- НЕ блок управлени  записью, мультиплексор адрес дешифратор синхросигналов столбца,

vj

00

00

ел с

ю

Недостатком этого устройства  вл етс  его невысокое быстродействие при считывании информации Это св зано с тем, что при обращении к любому банку пам ти (группе выбираемых одновременно микросхем ) синхросигнал строки РА подаетс  на микросхемы всех банков пам ти Поэтому следующее (или регенераци ) допустимо только после паузы, необходимой дл  восстановлени  зар да в  чейках пам ти строки матрицы  чеек пам ти микросхем, к которой было обращение. Врем  восстановлени  зар да, например, дл  микросхем К565РУ5, К565РУ7 составл ет до 40-50% от времени цикла обращени . Кроме того, при выполнении операции записи ответный сигнал окончани  операции формируетс  устройством лишь после окончани  синхросигналов строки и столбца, хот  в соответствии с техническими характеристиками дл  большинства микросхем динамической пам ти, в том числе отечественной серии К565, подача входных данных, адреса и сигнала записи может быть прекращена вскоре после подачи переднего фронта синхросигнала столбца CAS. Поэтому известное устройство обладает низким быстродействием также при выполнении операции записи информации Предлагаемое устройство устран ет отмеченные недостатки .

Целью изобретени   вл етс  повышение быстродействи  устройства.

Указанна  цель достигаетс  гем, что устройство дл  управлени  динамической пам тью , содержащее генератор импульсов регенерации, генератор тактовых импуль сов, блок приоритетного обслуживани , триггер готовности, инвертор, элемент ЗИ, триггер цикла, регистр тактов, двоичный счетчик, триггер разр дов адреса, элемент ЗИ-НЕ, первый элемент 2И-НЕ, блок управлени  записью, мультиплексор адреса, дешифратор синхросигналов столбца, причем выход генератора импульсов регенерации подключен к входу запроса регенерации блока приема и арбитража запросов, пр мой выход генератора тактовых импульсов подключен к входу пр мых тактовых импульсов блока приоритетного обслуживани , первому входу элемента ЗИ и синхровходу триггера разр дов адреса, инверсный выход генератора тактовых импульсов подключен к входу инверсных тактовых импульсов блока приоритетного обслуживани  и синхропходу peincrpa тактов , выход тактового сигнала адреса регенерацииблока приоритетного обслуживани  и синхровходу регистра тактов , РЫХОД тактового сигнала адреса реге

нерации блока приоритетного обслуживани  подключен к счетному входу двоичного счетчика, выход сигнала регенерации блока подключен к входу инвертора, первому входу элемента ЗИ-НЕ и входу сигнала регенерации блока управлени  записью, выход сигнала зан тости блока соединен с вторым входом элемента ЗИ, выход сигнала установки блока подключен к входу установки

триггера готовности, вход запроса обращени  к пам ти блока объединен с входом сброса триггера готовности и  вл етс  входом сигнала запроса обращени  к пам ти устройства, выход триггера готовности  в5 л етс  выходом сигнала готовности устройства , выход элемента ЗИ подключен к синхровходу триггера цикла, на информационный вход которого подан уровень логической единицы, выход триггера цикла

0 подключен к входу первого разр да регистра тактов, пр мые выходы первого, второго и третьего разр дов регистра тактов подключены соответственно к входам второго, третьего и четвертого разр дов регистра

5 тактов, пр мой выход первого разр да регистра тактов соединен с вторым входом элемента ЗИ-НЕ, первым входом первого элемента 2И-НЕ, информационным входом триггера разр дов адреса и первым такто0 вым входом блока управлени  записью, пр мой выход второго разр да регистра тактов подключен к третьему входу элемента ЗИНЕ , выход которого соединен с входом рад- решени  работы дешифратора

5 синхросигналов столбца, а также  вл етс  выходом строба записи в регистр считывани  устройства, пр мой выход четвертого разр да регистра тактов соединен с вторым входом первого элемента 2И-НЕ, выход ко0 торого подключен к входу сброса триггера цикла, выходы дешифратора синхросигнй лов столбца  вл ютс  выходами синхросигналов столбца устройства, второй тактовый вход блока управлени  записью подключен

5

0

5

к инверсному выходу третьего разр да реги стра тактов, первый и второй выходы блока управлени  записью  вл ютс  соответственно выходами управлени  записью и младший и старший байты пам ти, выход инвертора подключен к первому управл ю щему входу мультиплексора адреса, второй управл ющий вход которого соединен с вы ходом триггера разр дов адреса, первый информационный вход мультиплексора ад реса  вл етс  входом адресных разр дор столбца устройства, второй информацией ный вход мультиплексора адреса  вл етс  входом адресных разр дов строки устройст ва третий и четвертый информационны входы мультиплексора обьединрщ

и подключены к входу двоичного счетчика, выход мультиплексора адреса  вл етс  выходом мультиплексированного адреса устройства , дополнительно содержит регистр состо ни , блок анализа состо ни , дешифратор синхроси налов строки, второй элемент 2И-НЕ, первый, второй, третий и четвертый элементы 2И, причем первый, второй и третий информационные входы регистра состо ни   вл ютс  соответственно первым, вторым и третьим разр дами адреса пам ти устройства, четвертый и п тый информационные входы регистра состо ни   вл ютс  соответственно входом сигнала записи и входом сигнала записи байта устройства, шестой информационный вход регистра состо ни  соединен с выходом инвертора , выход первого, п того и четвертого разр дов регистра состо ни  соответственно с входами младшего разр да адреса, сигнала записи байта и сигнала записи блока управлени  записью, выходы второго, третьего, четвертого и шестого разр дов регистра состо ни  подключены соответственно к первому и второму входам хранимого адреса, входу сигнала записи и первому входу сигнала регенерации блока анализа состо ни , первый и второй входы следующего адреса блока анализа состо ни   вл ютс  соответственно вторым и третьим разр дами адреса пам ти устройства , первый, второй и третий тактовые входы блока анализа состо ни  подключены соответственно к пр мым выходам первого и второго разр дов и инверсному выходу второго разр да регистра тактов, второй вход сигнала регенерации блока анализа состо ни  подключен к выходу инвертора, вход синхросигнала строки подключен к инверсному выходу первого разр да регистра тактов, вход сброса блока анализа состо ни  подключен к выходу первого элемента 2И-НЕ. выход разрешени  цикла блока анализа состо ни  соединен с третьим входом элемента ЗИ. а выход сброса блока анализа состо ни  соединен с входом сброса блока приоритетного обслуживани , первый вход второго элемента 2И-НЕ подключен к выходу инвертора, его второй вход соединен с пр мым выходом первого разр да регистра тактов, первый информационный вход дешифратора синхросигналов строки объединен с первым информационном входом дешифратора синхросигналов столбца и подключен к выходу второго разр да регистра состо ни , второй информационный вход дешифратора синхросигналов строки объединен с вторым информационным входом дешифратора синлросш мччов столбца и подключен к ВЫУОДУ ipft.,r-.r (мзрчда регистра состо ни , вход разрешени  оабогы дешифратора синхросигналов строки подключен к инверсному выходу мгрвого разрч 5 да регистра тактов, первый, второй, третий и четвертый выходы дешифратора синхросигнала строки подключены к первым входам соответственно первого, второго, третьего и четвертого элементов 2И, выходы

0 которых  вл ютс  выходами синхросигналов строки устройства, первые ВУОДЫ первого , второго, третьего и четвертого элементов 2И объединены и подключены к выходу второго элемента 2И-НЕ.

5На фиг. 1 приведена функциональна 

схема устройства дл  управлени  динамической пам тью, на фиг. 2 - схема блока приоритетного обслуживани ; на фиг. 3 - схема блока анализа состо ни ; на фиг. 4 - схема

0 блока управлени  записью: на фиг. 5 - временные диаграммы сигналов предлагаемого устройства.

Показанный на фиг. 1 пример выполнени  устройства дан дл  случа  управлени 

5 динамической пам тью, имеющей четыре банка пам ти и осуществл ющей чтение двухбайтовых слоев и запись одно- и двухбайтовых слов Дл  управлени  пам тью с большим числом банков пам ти и записью

0 большого числа байтов необходимо соответственно увеличить число разр дов регистра состо ни  дл  хранени  адресных разр дов и сигналов управлени  байтами и увеличить число входов и выходов дешифра5 торов синхросигналов строки и столбца, а также внести соответствующие изменени  в блок управлени  записью и блок анализа состо ни .

Устройство управлени  динамической

0 пам тью (фиг. 1) содержит генератор им- пульсов регенерации 1, генератор тактовых импульсов 2, блок приоритетного обслуживани  3, триггер готовности 4, инвертор 5, элемент ЗИ 6, триггер цикла 7, регистр так5 тов 8, двоичный счетчик 9, триггер разр дов адреса 10, элемент ЗИ-НЕ 11. первый элемент 2И-НЕ 12, блок управлени  записью 13, мультиплексор адреса 14, дешифратор синхросигналов столбца 15, регистр состо 0 НИР 16, блок анализа состо ни  17, дешифратор синхросигналов строки 18, второй элемент 2И-НЕ 19, первый 20, второй 21, третий 22 и четвертый 23 элементы 2И. Адрес обращени  к пам ти ADR посту5 пает на вход 24 устройства. Сигналы записи WRH и записи байта BYTEH поступают на входы 25 и 26 устройства. Сигнал злпроса обращени  MS подаетс  на вход 27 устройства , а сигнал готовности пам ти SS выдаетс  на выходе 28 устройства В динамическую пам ть из устрой тнг, поступэют следующие сигналы: записи в младший WEOL и старший WE1L байт с выходов 29 и 30 соответственно, мультиплексированного адреса AM с выхода 31, синхросигнал строки с одного из выходов 32, синхросигнал столбца с одного из выходов 33, строб записи в регистр считывани  SDR с выхода 34.

Блок приоритетного обслуживани  3 (фиг. 2) содержит D-триггеры 35-38, элементы 2И-НЕ 39-45, инвертор 46 и элемент 2И 47.

Блок анализа состо ни  17 (фиг. 3) содержит элемент сравнени  48, элемент ЗИЛИ 49, элемент 2И-НЕ 50, элементы 21/1 51 и 52, инверторы 53 и 54, элемент 2И- 2ИЛИ-НЕ55.

Блок управлени  записью 13 (фиг. 4) содержит инвертор 56, элементы 2И-НЕ 57 и 58, элемент ЗИ 59, элементы 2И-НЕ 60 и 61.

Устройство дл  управлени  динамической пам тью может находитьс  в трех режимах: ожидани , обработки запроса и паузы.

В режиме ожидани  все управл ющие элементы устройства наход тс  в исходном (пассивном) состо нии: триггер цикла 7 сброшен в О, по крайней мере первые два разр да регистра 8 установлены в О, триггер готовности 4 сброшен в О, в блоке приоритетного обслуживани  3 триггеры 35 и 36 установлены в 1, а триггеры 37 и 38 сброшены в О. В динамическую пам ть из устройства управл ющие сигналы не подаютс .

В режиме обработки запроса осуществл етс  управление выполнением операци ми чтени , записи или регенерации.

Обращение в пам ть (чтение или запись ) инициируетс  переходом сигнала запроса обращени  MS на высокий уровень.

Запрос на обращение устанавливает триггер 36 в О. Очередной положительный фронт тактового импульса CLKH записывает 1 в триггер 38. В результате триггер на элементах 2И-НЕ 43 и 44 (фиг 2) устанавливаетс  в состо ние обращени  в пам ть, при котором сигнал регенерации REFL равен 1 и сигнал зан тости BYSYH также равен 1. В результате очередной тактовый сигнал CLKH через элемент ЗИ 6 устанавливает триггер цикла 7 в 1. Мультиплексор адреса 14 пропускает на выход AM разр ды строки адреса пам ти, которые поступают в пам ть на адресные входы микросхем.

Кроме того, сигнал с выхода элемента ЗИ 6 фиксирует в регистре состо ни  16: младшие разр ды адреса ADRO-ADR2, сигнал WRH, записи байта BYTEH и тип обращени  сигнал REFH, равный в данном

случае О. Через полтакта импульс запишет 1 в первый разр д регистра тактов 8, котора  будет с каждым тактом CLKL продвигатьс  к старшим разр дам. Сигнал с инверсного выхода первого разр да используетс  дл  формировани  синхросигнала строки RASL, а сигнал с выхода второго разр да определ ет начало синхросигнала

0 столбца CAS. При этом выбор одного из четырех банков пам ти определ етс  разр дами А1 и А2 адреса пам ти, хранимыми в регистре 16. После записи 1 в первый разр д регистра 8 следующий импульс CLKH

5 установите триггер 10, в результате чего мультиплексор 14 начинает передавать на выход мультиплексированного адреса AM разр ды столбца адреса пам ти.

При установке в 1 четвертого разр да

0 регистра тактов 8 сигнал сброса RSL с выхода элемента 2И-НЕ 12 сбрасывает триггер цикла 7 в О, а очередной импульс CLKL записывает О в первый разр д регистра тактов 8, что вызывает окончание синхро5 сигналов RASL и CASL.

При выполнении записи байта сигналы WRH и BYTEH равны 1. Зафиксированные в регистре состо ни  16, эти сигналы WH и ВН поступают в блок управлени  записью

0 13 (фиг. 4). Если младший разр д адреса АО равен О, то сигнал записи низкого уровн  по вл етс  на выходе записи младшего байта WEOL, а если АО равен 1, - то на выходе записи старшего байта WE1L Если же вы5 полн етс  запись слова, т.е. ВН равен О, то сигнал 1 с обоих выходов элементов 57 и 58 формирует сигнал разрешени  записи дл  обоих байтов. Начало и окончание сигнала записи WEL определ етс  сигналами

0 ООН и 02L с пр мого первого и инверсного третьего разр дов регистра тактов 8. При выполнении регенерации сигнал REFL равен О и формирование WEL запрещено. При выполнении операции чтени  сиг5 нал WH равен О и сигнал сброса RSL в блоке анализа состо ни  17 (фиг. 3) через инвертор 54 и элемент 55 поступает на выход блока в виде сигнала RESL и через инвертор 46 (фиг. 2) и элемент И 47 при

0 поступлении импульса CLKH сбрасывает триггер 36 в 1, сбрасыва  обслуженный запрос на обращение в пам ть. Одновременно сигнал установки SL устанавливает триггер готовности 4 в 1, информиру  сиг5 налом готовности SS источник запроса о готовности считанной информации. Одновременно в блоке анализа состо ни  17 анализируетс  выполн ема  текуща  и следующа  запрашиваема  операци . Если следующий запрос происходит в том же банке пам ти, что и текущий, т.е на выходе

элемента сравнени  48 (фиг. 3) - сигнал 1 совпадени  разр дов адреса, либо текущий или следующий запросы  вл ютс  запросами регенерации и, соответственно, REH или REFH равны 1, то до по влени  уровн  О на пр мом выходе Q2H регистра тактов на выходе элемента 50 - сигнал 1, а на выходе элемента 51 - сигнал О. Следовательно, элемент ЗИ 6 будет закрыт сигналом О и обработка следующего запроса не начнетс  до окончани  паузы. В соответствии с фиг. 5 установка триггера 7 будет возможна только положительным фронтом восьмого импульса CLKH. Если же нет обслуживани  или запроса регенерации, либо следующее обращение производитс  к другому банку пам ти , в отличие от текущего обращени , то на выходе элемента 50 - сигнал 1 и сигнал ENCH формируетс  по синхросигналу В данном случае пауза на восстановление зар да не нужна и обработка следующего запроса может начатьс , как показано на фиг. 5, уже по фронту шестого импульса CLKH.

Если выполн етс  запись информации, то сигнал WH равен 1 и сигнал сброса RESL можно установить вскоре после подачи синхросигнала столбца CASL (фиг. 5). Длительность этого сигнала формируетс  элементом 52 (фиг. 3). В результате сигнал готовности SS по вл етс  по фронту третьего импульса CLKH, существенно сокраща  цикл операции записи дл  источника запроса . Разумеетс , как и дл  операции чтени , обработка следующего запроса в устройстве после операции записи может быть начата только после установки сигнала ENCH в 1.

Операци  регенерации инициируетс  тактовым импульсом регенерации TRF с выхода генератора импульсов регенерации 1, который устанавливает триггер 35 в О, а импульсом CLKL триггер 37 устанавливаетс  в 1. Частота генератора регенерации определ етс  из расчета обеспечени  регенерации каждой строки микросхем пам ти в период регенерации, определ емый техническими услови ми на микросхему. В результате на выходе блока 3 устанавливаетс  сигнал зан тости BYSYH, равный 1, и осуществл етс  выдача сигнала RASL Однако уровень О сигнала REFL запрещает формирование синхросигнала CASL, a REFH, равный 1, через элемент 2НЕ 19 формирует синхросигналы RASL одновременно дл  всех банков пам ти Сигнал REFH также переключает мультиплексор 14 дл  передачи на входАМ адреса регенерации с выхода счетчика 9. Одновременно сбросом запроса на регенерацию в триггера 37 и 35 (фиг. 2) сигналом RESL формируетс  ТРКТОВЫЙ сигнал увеличени  адреса регенерации TARF, увеличивающего содержимое счетчика 9 на единицу.

5Таким образом, в данном устройстве

Claims (1)

1. значительна  часть обращений в пам ть дл  чтени  информации не потребует введени  паузы дл  восстановлени  зар да  чеек пам ти . Как видно из фигуры 5, период обра- 0 ботки обращений сокращаетс  с 6,5 до 4,5 периодов тактовой частоты, т.е. на 30%. Это заметно повышает быстродействие пам ти. При выполнении операции записи дополнительное повышение быстродействи  дости5 гаетс  также за счет более ранней установки сигнала готовности устройства. Формула изобретени  Устройство дл  управлени  динамической пам тью, содержащее генератор им0 пульсов регенерации генератор тактовых импульсов, блок приоритетного обслуживани , триггер готовности, инвертор, элемент 31/1, триггер цикла, регистр тактов, двоичный счетчик, триггер разр дов адреса, элемент

   5 ЗИ-НЕ, первый элемент 2I/I-HE, блок управлени  записью, мультиплексор адреса, дешифратор синхросигналов столбца, причем выход генератора импульсов регенерации подключен к входу запроса регенерации

   0 блока приоритетного обслуживани , пр мой выход генератора тактовых импульсов подключен к входу пр мых тактовых импульсов блока приоритетного обслуживани , первому входу элемента ЗИ и

   5 синхровходу триггера разр дов адреса, инверсный выход генератора тактовых импульсов подключен к входу инверсных тактовых импульсов блока приоритетного обслуживани  и синхровходу регистра так0 тов, выход тактового сигнала адреса реге- нерации блока приоритетного обслуживани  подключен к счетному входу двоичного счетчика, выход сигнала регенерации блока приоритетного обслуживани 

   5 подключен к входу инвертора, первому входу элемента ЗИ-НЕ и входу сигнала регенерации блока управлени  записью, выход сигнала зан тости блока приоритетного обслуживани  соединен с вторым входом эле0 мента ЗИ, выход сигнала установки блока приоритетного обслуживани  соединен с входом установки триггера готовности, вход запроса обращени  к пам ти блока приоритетного обслуживани  соединен с входом

   5 сброса триггера готовности и  вл етс  входом сигнала запроса обращени  к пам ти устройства, выход триггера готовности  вл етс  выходом сигнала готовности устройства , выход элемента ЗИ подключен к синхровходу триггера цикла, информационный вход которого  вл етс  входом логической единицы устройства, выход триггера цикла соединен с входом первого разр да регистра тактов, пр мые выходы разр дов с первого по третий которого подключены со- отёетственно к входам разр дов с второго по четвертый регистра тактов, пр мой выход первого разр да которого соединен -с вторым входом элемента ЗИ-НЕ, первым входом первого элемента 2И-НЕ, информационным входом триггера разр дов адреса и первым тактовым входом блока управлени  записью, пр мой выход второго разр да регистра тактов подключен к третьему входу элемента ЗИ-НЕ, выход которого соединен с входом разрешени  работы дешифратора синхросигналов столбца и  вл етс  выходом строба записи устройства , пр мой выход четвертого регистра тактов соединен с вторым входом первого элемента 2И-НЕ, выход которого подклю-, чен к входу сброса триггера цикла, выходы дешифратора синхросигналов столбца  вл ютс  одноименными выходами устройства , второй тактовый вход блока управлени  записью подключен к инверсному выходу третьего разр да регистра тактов, первый и второй выходы блока управлени  записью  вл ютс  соответственно выходами управлени  записью в младший и старший байты пам ти устройства, выход инвертора подключен к первому управл ющему входу мультиплексора адреса, второй управл ющий вход которого соединен с выходом триггера разр дов адреса, первый информационный вход мультиплексора адреса  вл етс  входом адресных разр дов столбца устройства, второй информационный вход мультиплексора адреса  вл етс  входом адресных разр дов строки устройства, третий и четвертый входы мультиплексора адреса объединены и подключены к входу двоичного счетчика, выход мультиплексора адреса  вл етс  выходом мультиплексированного адреса устройства, отличающеес  тем, что, с целью повышени  быстродействи  устройства, в него введены регистр состо ни , блок анализа состо ни , дешифратор синхросигналов строки, второй элемент 2И-НЕ, элементы 2И с первого по четвертый, причем первый, второй и третий информационные входы регистра состо-  ни объединены, вл ютс 

   информационными входами устройства, четвертый и п тый информационные входы

   регистра состо ни   вл ютс  соответственно входом сигнала записи и входом сигнала записи байта устройства, шестой информационный вход регистра состо ни  соединен с выходом инвертора, выходы первого, четвертого и п того разр дов регистра состо ни  соединены соответственно с входами младшего разр да адреса, сигнала записи

   байта и сигнала записи блока управлени  записью, выходы второго, третьего, четвертого и шестого разр дов регистра состо ни  подключены соответственно к первому и второму входам адреса, входу сигнала записи и к первому входу сигнала регенерации- блока анализа состо ни , третий и четвертый входы адреса которого объединены и подключены к информационному входу устройства , первый, второй и третий тактовые

   входы блока анализа состо ни  подключены соответственно к пр мым выходам пер- вого и второго разр дов и инверсному выходу второго разр да регистра тактов, второй вход сигнала регенерации блока анализа состо ни  подключен к выходу инвер-. тора, вход синхросигнала строки блока анализа состо ни  подключен к инверсному выходу первого разр да регистра тактов, вход сброса блока анализа состо ни  подключей к выходу первого элемента 2И-НЕ, выход разрешени  цикла блока анализа состо ни  соединен с третьим входом элемента ЗИ, а выход сброса блока анализа состо ни  - с входом сброса блока приоритетного обслуживани , первый вход второго элемента 2И-НЕ подключен к выходу инвертора , второй вход второго элемента 2И-НЕ. соединен с пр мым выходом первого разр да регистра тактов, первый и второй информационные входы дешифратора синхросигналов строки соединены с соответствующими входами дешифратора синх- росигналов столбца и подключены соответственно к выходам второго и третьего разр дов регистра состо ни , вход разрешени  дешифратора синхросигналов строки подключен к инверсному входу первого разр да регистра тактов, выходы дешифратора синхросигнала строки

   подключены соответственно к первым входам элементов 2И, выходы которых  вл ютс  выходами синхросигналов строки устройства, вторые входы элементов 2И объединены и подключены к выходувторого элемента 2И-НЁ.

   i ;

   S

   V;

   о о

   см

   I

   5