CN115910141A - 刷新地址计数电路及方法、刷新地址读写电路、电子设备 - Google Patents

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Abstract

本公开是关于一种刷新地址计数电路、刷新地址计数方法、刷新地址读写电路及电子设备，涉及集成电路技术领域。该刷新地址计数电路包括：自振荡时钟产生模块，用于在获取到刷新信号后，在每个刷新周期内，根据阵列激活信号产生自振荡时钟信号；自振荡屏蔽模块，用于在预设刷新命令下，产生自振荡屏蔽信号；刷新地址计数模块，用于根据所述自振荡时钟信号和所述自振荡屏蔽信号，对刷新地址进行计数，并输出自振荡刷新地址。本公开提供了一种适用于DDR5的刷新地址计数电路。

Description

刷新地址计数电路及方法、刷新地址读写电路、电子设备
技术领域
本公开涉及集成电路技术领域，具体而言，涉及一种刷新地址计数电路、刷新地址计数方法、刷新地址读写电路及电子设备。
背景技术
第五代双倍速率同步动态随机存取存储器(Double Data Rate fifth-generation Synchronous Dynamic Random-Access Memory，DDR5 SDRAM)是一种高带宽电脑存储器。
DDR5中通常包含两种类型的刷新命令：全阵列刷新命令和单阵列刷新命令。在单阵列刷新命令下，每次只刷新一个阵列，在全阵列刷新命令下，每次会刷新所有阵列。因此，导致对具体的刷新次数的计数方式也不同。
现有的适用于一种类型刷新命令的刷新方式无法满足DDR5的刷新方式，因此，确定一种适用于DDR5的统一的计数电路成为现有亟待解决的问题。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于提供一种刷新地址计数电路、刷新地址计数方法、刷新地址读写电路及电子设备，以提供一种适用于DDR5的刷新地址计数电路。
本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本发明的实践而习得。
根据本公开的第一方面，提供一种刷新地址计数电路，所述电路包括：
自振荡时钟产生模块，用于在获取到刷新信号后，在每个刷新周期内，根据阵列激活信号产生自振荡时钟信号；
自振荡屏蔽模块，用于在预设刷新命令下，产生自振荡屏蔽信号；
刷新地址计数模块，用于根据所述自振荡时钟信号和所述自振荡屏蔽信号，对刷新地址进行计数，并输出自振荡刷新地址。
在本公开的一些实施例中，所述预设刷新命令包括：单阵列刷新命令、全阵列刷新命令或自刷新命令。
在本公开的一些实施例中，所述自振荡屏蔽信号包括：屏蔽子信号和非屏蔽子信号；其中，
所述屏蔽子信号用于屏蔽所述自振荡时钟信号，所述非屏蔽子信号用于不屏蔽所述自振荡时钟信号。
在本公开的一些实施例中，所述自振荡屏蔽模块包括：全阵列刷新屏蔽子模块和单阵列刷新屏蔽子模块；其中，
所述全阵列刷新屏蔽子模块用于在正常刷新模式下，接收到全阵列刷新命令时，在当前刷新地址的最低位是奇数的情况下，产生所述屏蔽子信号；
所述单阵列刷新屏蔽子模块用于在接收到单阵列刷新命令时，在全阵列刷新完之前，产生所述屏蔽子信号。
在本公开的一些实施例中，所述全阵列刷新屏蔽子模块，还用于在正常刷新模式下，接收到全阵列刷新命令时，在当前刷新地址的最低位是偶数的情况下，产生所述非屏蔽子信号。
在本公开的一些实施例中，所述全阵列刷新屏蔽子模块，还用于在产生系统重置信号或者接收到下一个刷新周期内的周期刷新命令的情况下，关闭所述屏蔽子信号，产生所述非屏蔽子信号。
在本公开的一些实施例中，所述全阵列刷新屏蔽子模块包括：第一或非门、第一与非门、第一锁存器和第一非门；其中，
所述第一或非门的输入端接入所述系统重置信号和所述周期刷新命令，所述第一或非门的输出端与所述第一锁存器的复位端相连；
所述第一与非门的输入端接入正常刷新模式命令、当前刷新地址的最低位奇信号和所述全阵列刷新命令，所述第一与非门的输出端与所述第一锁存器的置位端相连；
所述第一锁存器的输出端与所述第一非门的输入端相连，所述第一非门的输出端输出所述自振荡屏蔽信号。
在本公开的一些实施例中，所述单阵列刷新屏蔽子模块包括：刷新阵列计数器、重置信号产生器和自振荡屏蔽信号产生器；其中，
所述刷新阵列计数器，用于获取各阵列的刷新状态，并在各阵列均刷新一次后产生刷新周期信号；
所述自振荡屏蔽信号产生器，用于根据所述各阵列的刷新状态产生所述屏蔽子信号或所述非屏蔽子信号；
所述重置信号产生器，用于根据全阵列刷新命令、自刷新命令、系统重置信号和所述刷新周期信号，生成重置信号；所述重置信号用于对所述刷新阵列计数器进行重置，以产生所述非屏蔽子信号。
在本公开的一些实施例中，所述刷新阵列计数器包括：多个异或门、多个第一与门、多个计数器和第二与门；其中，
所述异或门接入预设阵列地址和刷新阵列地址，所述异或门的输出端接入所述第一与门的第一输入端，所述第一与门的第二输入端接入单阵列刷新命令，所述第一与门的输出端接入所述计数器的置位端，所述计数器的复位端接入所述重置信号；
所述计数器的输出端设置有反相器，所述反相器输出所述刷新状态；一个所述异或门对应一个所述第一与门、一个所述计数器和一个所述反相器；
所述第二与门的输入端接入多个所述反相器的输出端，所述第二与门的输出端输出所述刷新周期信号。
在本公开的一些实施例中，所述自振荡屏蔽信号产生器包括：第二非门、第二与非门和第二锁存器；其中，
所述第二与非门的第一输入端通过所述第二非门接入所述刷新周期信号，所述第二与非门的第二输入端接入单阵列刷新命令，所述第二与非门的输出端与所述第二锁存器的复位端相连；
所述第二锁存器的置位端接入所述重置信号，所述第二锁存器的输出端输出所述自振荡屏蔽信号。
在本公开的一些实施例中，所述重置信号产生器包括：或非门；其中，
所述或非门的输入端接入所述全阵列刷新命令、所述自刷新命令、所述系统重置信号和所述刷新周期信号，所述或非门的输出端输出所述重置信号。
在本公开的一些实施例中，所述自振荡屏蔽模块还包括：或门；其中，
所述全阵列刷新屏蔽子模块和所述单阵列刷新屏蔽子模块并联设置；
所述或门的输入端接入全阵列刷新屏蔽子模块的输出端和单阵列刷新屏蔽子模块的输出端，所述或门的输出端与所述刷新地址计数模块相连。
在本公开的一些实施例中，所述电路还包括：第三与门；其中，
所述第三与门的输入端与所述自振荡屏蔽模块的输出端和所述自振荡时钟产生模块的输出端相连，所述第三与门的输出端与所述刷新地址计数模块的输入端相连。
在本公开的一些实施例中，所述自振荡时钟产生模块包括：边沿产生单元和延时单元；其中，
所述边沿产生单元用于获取刷新周期内的每个阵列激活信号，并提取所述阵列激活信号的下降沿信息；
所述延时单元用于调节所述下降沿信息的时序。
在本公开的一些实施例中，所述边沿产生单元包括：两个与非门、两个非门和第一延时器；其中，
第一个所述与非门的输入端接入刷新周期信号和所述阵列激活信号，第二个所述与非门的输入端接入第一个所述与非门的输出端；
第一个所述非门的输入端接入第一个所述与非门的输出端，第一个所述非门的输出端连接第二个所述与非门的输入端，第一个所述非门的输出端与第二个所述与非门的输入端之间设置有所述第一延时器；
第二个所述与非门的输出端连接第二个所述非门的输入端，第二个所述非门的输出端用于输出所述阵列激活信号的下降沿信息。
在本公开的一些实施例中，所述延时单元包括：第二延时器；其中，
所述第二延时器的输入端与第二个所述非门的输出端相连，所述第二延时器的输出端输出所述自振荡时钟信号。
根据本公开的第二方面，提供一种刷新地址计数方法，用于上述的刷新地址计数电路，所述方法包括：
通过自振荡时钟产生模块在获取到刷新信号后，在每个刷新周期内，根据阵列激活信号产生自振荡时钟信号；
通过自振荡屏蔽模块在预设刷新命令下，产生自振荡屏蔽信号；
通过刷新地址计数模块根据所述自振荡时钟信号和所述自振荡屏蔽信号，对刷新地址进行计数，并输出自振荡刷新地址。
根据本公开的第三方面，提供一种刷新地址读写电路，包括锁存模块、解码模块、读取模块和上述的刷新地址计数电路；
所述刷新地址计数电路的输出端与所述锁存模块的输入端相连，所述锁存模块的输出端与所述解码模块的输入端相连，所述解码模块的输出端与所述读取模块相连。
在本公开的一些实施例中，所述锁存模块包括多路选择器和锁存器；其中，
所述多路选择器的输入端接入所述刷新地址计数电路输出的自振荡刷新地址和激活地址，所述多路选择器的控制端接入刷新周期信号，所述多路选择器的输出端与所述锁存器的输入端相连，所述锁存器的输出端与所述解码模块相连。
根据本公开的第四方面，提供一种电子设备，包括：
多个阵列；
阵列控制单元，所述阵列控制单元中设置有上述的刷新地址计数电路。
本公开提供的技术方案可以包括以下有益效果：
本公开示例性实施方式提供的刷新地址计数电路，通过自振荡屏蔽模块产生自振荡屏蔽信号，可以根据实际情况对由阵列激活信号产生的自振荡时钟信号进行屏蔽，最终可以根据屏蔽后的自振荡时钟信号对刷新地址进行计数，从而可以满足DDR5在不同的刷新命令下的不同需求；另外，该刷新地址计数电路还可以满足在刷新模式切换过程中的刷新地址计数需求，通过一个电路结构就可以满足DDR5对不同刷新模式和刷新指令下的功能需求，提高了计数电路的兼容性。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：
图1示意性示出了DDR5中在全阵列刷新命令下，刷新模式转换过程中的刷新地址计数示意图一；
图2示意性示出了DDR5中在全阵列刷新命令下，刷新模式转换过程中的刷新地址计数示意图二；
图3示意性示出了DDR5中在单阵列刷新命令下的刷新地址计数示意图；
图4示意性示出了根据本公开的示例性实施方式的一种刷新地址计数电路框图；
图5示意性示出了图4所示的刷新地址计数电路对应的信号波形示意图一；
图6示意性示出了图4所示的刷新地址计数电路对应的信号波形示意图二；
图7示意性示出了根据本公开的示例性实施方式的另一种刷新地址计数电路框图；
图8示意性示出了根据本公开的示例性实施方式的一种全阵列刷新屏蔽子模块的电路图；
图9示意性示出了根据本公开的示例性实施方式的一种单阵列刷新屏蔽子模块的框图；
图10示意性示出了根据本公开的示例性实施例的一种刷新阵列计数器的电路图；
图11示意性示出了根据本公开的示例性实施例的一种自振荡屏蔽信号产生器的电路图；
图12示意性示出了根据本公开的示例性实施例的一种重置信号产生器的电路图；
图13示意性示出了根据本公开的示例性实施方式的一种刷新地址计数电路的结构示意图；
图14示意性示出了根据本公开的示例性实施方式的一种自振荡时钟产生模块的电路图；
图15示意性示出了根据本公开的示例性实施方式的一种刷新地址计数方法的流程图；
图16示意性示出了根据本公开的示例性实施方式的一种刷新地址读写电路的结构示意图。
具体实施方式
现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的实施例；相反，提供这些实施例使得本公开将全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。
此外，所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本公开的实施例的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知结构、方法、装置、实现、材料或者操作以避免模糊本公开的各方面。
附图中所示的方框图仅仅是功能实体，不一定必须与物理上独立的实体相对应。即，可以采用软件形式来实现这些功能实体，或在一个或多个软件硬化的模块中实现这些功能实体或功能实体的一部分，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
DDR4是第四代DDR SDRAM的简称，DDR5是第五代DDR SDRAM的简称，DDR SDRAM是英文Double Data Rate SDRAM的缩写，中文译为双倍速率SDRAM，而SDRAM又是SynchronousDynamic Random Access Memory的缩写，译为同步动态随机存取存储器，同步对象是系统时钟频率。因此，组合起来而言，DDR4就是第四代双倍速率同步动态随机存取存储器，DDR5就是第五代双倍速率同步动态随机存取存储器。从DDR4到DDR5，刷新指令由单一的刷新命令转变为包括全阵列刷新命令REFab和单阵列刷新命令REFsb。
对于DDR5而言，通常包括有正常刷新模式(Normal 1×)、2倍速率的正常刷新模式(Normal 2×)和2倍的细粒度刷新模式(FGR 2×)等多个刷新模式(REF Mode)。
参照图1，对于全阵列刷新命令REFab而言，在正常刷新模式(Normal 1×)下，DRAM内部在处理REFab命令时，会产生自振荡刷新地址，同时会使用全局刷新计数器(GlobalRefresh Counter)进行全局刷新计数。在产生自振荡刷新地址的同时，会监测当前自振荡刷新地址的奇偶数(REF Count)。图1中Odd代表奇数，Even代表偶数。
如图1所示，在刷新模式(REF Mode)从FGR 2×转换为Normal 1×的时候，如果REFCount的当前计数为偶数Even，那么Global Refresh Counter会按照偶数计数的方式，即+2的方式继续计数，以在Normal 1×结束时，REF Count所记录的仍然为偶数Even。
参照图2，在刷新模式(REF Mode)从FGR 2×转换为Normal 1×的时候，如果REFCount的当前计数为奇数Odd，那么在Normal 1×刷新模式下，在第一次收到REFab命令时，REF Count会先做加1处理，以获得偶数Even，后面再正常以+2的方式计数，以确保在Normal1×刷新模式结束时，REF Count所记录的仍然为偶数Even。
需要说明的是，图1和图2中两个相邻的REFab命令之间为一个刷新间隔。
参照图3，对于单阵列刷新命令REFsb而言，每一个REFsb命令只对应刷新一个阵列，因此，在刷新完所有阵列之前，对于连续下发的REFsb命令，全局刷新计数器(GlobalRefresh Counter)不会累加。只有刷新完所有阵列后，全局刷新计数器才会累加。为了对每次刷新的阵列数进行统计，图3中还添加了内部阵列计数器(Internal Bank Counter)，以对REFsb命令下刷新的每个阵列进行计数。
由于DDR5的刷新命令和DDR4的刷新命令不同，并且DDR5中，刷新模式转换过程中，会有不同的计数方式，导致适用于DDR4的计数方式已经无法满足DDR5的需求。
基于此，本公开的示例性实施方式提供了一种刷新地址计数电路，该刷新地址计数电路主要用于DDR5中。参照图4，该刷新地址计数电路400可以包括：自振荡时钟产生模块420、自振荡屏蔽模块440和刷新地址计数模块460；其中，
自振荡时钟产生模块420可以用于在获取到刷新信号后，在每个刷新周期内，根据阵列激活信号产生自振荡时钟信号；参照图5和图6所示，该自振荡时钟产生模块420主要用于产生自振荡时钟信号OSC_CLK_Pre，无论当前的刷新指令是全阵列刷新命令REFab，还是单阵列刷新命令REFsb，只要当前有阵列激活信号BANK_ACT，就会产生自振荡时钟信号OSC_CLK_Pre。并且，一个阵列激活信号BANK_ACT对应一个自振荡时钟信号OSC_CLK_Pre。
自振荡屏蔽模块440可以用于在预设刷新命令下，产生自振荡屏蔽信号。在本公开的示例性实施方式中，该预设刷新命令可以是上述的单阵列刷新命令REFsb、全阵列刷新命令REFab，还可以是自刷新命令SREF。例如，在一个刷新周期内，自振荡屏蔽模块440所产生的自振荡屏蔽信号OSC_MASK可以用于屏蔽自振荡时钟信号OSC_CLK_Pre。
在实际应用中，由于在一个全阵列刷新命令REFab或自刷新命令SREF下，所刷新的就是全阵列，相当于一个刷新周期，因此，如图5所示，在一个全阵列刷新命令REFab或自刷新命令SREF下，自振荡屏蔽信号OSC_MASK不会屏蔽自振荡时钟信号OSC_CLK_Pre。此时所产生的自振荡屏蔽信号OSC_MASK为非屏蔽子信号，也就是说，非屏蔽子信号用于在全阵列刷新命令REFab或自刷新命令SREF下，不屏蔽自振荡时钟信号OSC_CLK_Pre。
然而，对于单阵列刷新命令REFsb而言，在一个刷新周期内通常会产生多个，因此，如图6所示，在一个刷新周期内，根据阵列激活信号BANK_ACT所产生的自振荡时钟信号OSC_CLK_Pre会被自振荡屏蔽信号OSC_MASK所屏蔽，屏蔽后的目标自振荡时钟信号OSC_CLK，只在一个刷新周期产生一次。此时所产生的自振荡屏蔽信号OSC_MASK为屏蔽子信号，屏蔽子信号用于在单阵列刷新命令REFsb下，屏蔽自振荡时钟信号OSC_CLK_Pre。
本公开示例性实施方式中，由于上述的自振荡时钟信号OSC_CLK_Pre和自振荡屏蔽信号OSC_MASK都是不外加激励信号而自行所产生的恒稳和持续的振荡。因此，在自振荡时钟信号OSC_CLK_Pre和自振荡屏蔽信号OSC_MASK命名中添加了自振荡字样，以示标记。
本公开的示例性实施方式提供的刷新地址计数电路中，刷新地址计数模块460可以用于根据自振荡时钟信号OSC_CLK_Pre和自振荡屏蔽信号OSC_MASK，对刷新地址进行计数，并输出自振荡刷新地址OSC_RA。也就是说，刷新地址计数模块460根据自振荡屏蔽信号OSC_MASK对自振荡时钟信号OSC_CLK_Pre的屏蔽结果，以对刷新地址进行计数。
本公开示例性实施方式中，除过上述的在一个刷新周期内，通过自振荡屏蔽信号OSC_MASK对自振荡时钟信号OSC_CLK_Pre进行屏蔽来对刷新地址进行计数之外。还有图1和图2所示的情况，在刷新模式转换过程中，根据当前刷新地址的奇偶状态来对自振荡时钟信号OSC_CLK_Pre进行屏蔽。
具体的，本公开示例性实施方式中，参照图7，自振荡屏蔽模块440包括：全阵列刷新屏蔽子模块441和单阵列刷新屏蔽子模块442；其中，全阵列刷新屏蔽子模块441可以用于在正常刷新模式Normal 1×下，接收到全阵列刷新命令REFab时，在当前刷新地址的最低位REF Count是奇数Odd的情况下，产生屏蔽子信号，用于屏蔽自振荡时钟信号OSC_CLK_Pre以在第一个周期内先做所有阵列地址对齐工作，然后再新产生一个偶地址，以在刷新结束后所产生的刷新地址仍为偶地址。
一旦产生屏蔽子信号之后，如要关闭屏蔽子信号，则可以使用全阵列刷新屏蔽子模块441在产生系统重置信号RST或者接收到下一个刷新周期内的周期刷新命令REF2的情况下，关闭屏蔽子信号，产生非屏蔽子信号，以在第一刷新周期屏蔽刷新地址之后，在第二刷新周期时放开屏蔽，以确保最终的刷新地址为偶地址。
另外，全阵列刷新屏蔽子模块441还可以用于在正常刷新模式Normal 1×下，接收到全阵列刷新命令REFab时，在当前刷新地址的最低位是偶数Even的情况下，产生非屏蔽子信号，保持刷新地址的正常计数，以在刷新结束后所产生的刷新地址仍为偶地址。
基于上述的功能描述，本公开示例性实施方式提供了一种全阵列刷新屏蔽子模块441的电路结构，参照图8，该全阵列刷新屏蔽子模块441包括：第一或非门810、第一与非门820、第一锁存器830和第一非门840；其中，第一或非门810的输入端接入系统重置信号RST和周期刷新命令REF2，以在系统重置信号RST和周期刷新命令REF2均为低电平时输出高电平。第一或非门810的输出端与第一锁存器830的复位端相连，该第一锁存器830由两个与非门组成，在复位端输入为高电平的时候，第一锁存器830的输出端由置位端输入的信号决定。
第一与非门820的输入端接入正常刷新模式Normal 1×命令、当前刷新地址的最低位奇信号REF Count和全阵列刷新命令REFab，第一与非门820的输出端与第一锁存器830的置位端相连；在输入的三个信号均为高电平的时候，即在正常刷新模式下接收到全阵列刷新命令，并且当前刷新地址的最低位为奇信号的时候，第一与非门820输出低电平。
在第一与非门820输出的低电平与第一或非门810输出的高电平的作用下，第一锁存器830的输出端输出低电平。然而，如果系统重置信号RST和周期刷新命令REF2至少有一个为高电平的时候，第一锁存器830的输出端输出高电平。
又由于第一锁存器830的输出端与第一非门840的输入端相连，第一非门840的输出端输出自振荡屏蔽信号OSC_MASK。在第一锁存器830输出低电平时，自振荡屏蔽信号OSC_MASK为高电平，即此时为屏蔽子信号，相当于在正常刷新模式下接收到全阵列刷新命令，并且当前刷新地址的最低位为奇信号的时候，全阵列刷新屏蔽子模块441输出屏蔽子信号。在第一锁存器830输出高电平时，自振荡屏蔽信号OSC_MASK为低电平，即此时为非屏蔽子信号，相当于在产生系统重置信号RST或者接收到周期刷新命令REF2的情况下，关闭屏蔽子信号，产生非屏蔽子信号。
需要说明的是，上述全阵列刷新屏蔽子模块441是在高电平有效的情况下设置的，对于低电平有效的情况，设置相应的反相器即可，此处不再赘述。
本公开示例性实施方式中，单阵列刷新屏蔽子模块442则可以用于在接收到单阵列刷新命令REFsb时，在全阵列刷新完之前，产生屏蔽子信号。以在一个刷新周期内，即使接受到单阵列刷新命令，依然通过自振荡屏蔽信号OSC_MASK对自振荡时钟信号OSC_CLK_Pre进行屏蔽，以达到在全阵列刷新完之后，才对刷新地址进行计数的目的。
参照图9，本公开示例性实施方式中，单阵列刷新屏蔽子模块442包括刷新阵列计数器910、重置信号产生器920和自振荡屏蔽信号产生器930；其中，
刷新阵列计数器910可以用于获取各阵列的刷新状态，并在各阵列均刷新一次后产生刷新周期信号；自振荡屏蔽信号产生器930可以用于根据各阵列的刷新状态产生屏蔽子信号或非屏蔽子信号；重置信号产生器920可以用于根据全阵列刷新命令、自刷新命令、系统重置信号和所述刷新周期信号，生成重置信号；该重置信号用于对刷新阵列计数器进行重置，以产生非屏蔽子信号。
下面以高电平有效举例说明上述刷新阵列计数器910、重置信号产生器920和自振荡屏蔽信号产生器930的电路结构。
本公开示例性实施方式中，参照图10，刷新阵列计数器910包括多个异或门911、多个第一与门912、多个计数器913和第二与门914；其中，异或门911接入预设阵列地址BA1、BA2、BA3或BA4(图10中所示有4个阵列)和刷新阵列地址REF_BA，异或门911的输出端接入第一与门912的第一输入端，第一与门912的第二输入端接入单阵列刷新命令REF_SB，第一与门912的输出端接入计数器913的置位端，计数器913的复位端接入重置信号RSTB，其中，该重置信号RSTB由重置信号产生器920确定。
计数器913的输出端设置有反相器915，反相器915输出刷新状态；一个异或门911对应一个第一与门912、一个计数器913和一个反相器915。一组异或门911、第一与门912、计数器913和反相器915输出一个阵列的刷新状态，例如，当该阵列被刷新时，输出高电平。当4个阵列均被刷新的时候，4个反相器915均输出高电平，此时，说明各阵列均被刷新了一次。
在确定出各个阵列的刷新状态之后，即可通过第二与门914接入上述刷新状态。具体的，第二与门914的输入端接入多个反相器915的输出端，第二与门914的输出端输出刷新周期信号REF_1CYCLE。在多个反相器915输出均为高电平时，第二与门914输出的刷新周期信号REF_1CYCLE为高电平。
本公开示例性实施方式中，参照图11，自振荡屏蔽信号产生器930包括第二非门931、第二与非门932和第二锁存器933；其中，第二与非门932的第一输入端通过第二非门931接入刷新周期信号REF_1CYCLE，第二与非门932的第二输入端接入单阵列刷新命令REFsb，第二与非门932的输出端与第二锁存器933的复位端相连；第二锁存器933的置位端接入重置信号RSTB，第二锁存器933的输出端输出自振荡屏蔽信号OSC_MASK。
通过上述的自振荡屏蔽信号产生器930，当刷新周期信号REF_1CYCLE为低电平的时候，说明未完成一个刷新周期，此时，在单阵列刷新命令REFsb作用下，输出的自振荡屏蔽信号OSC_MASK为高电平，即输出屏蔽子信号；当刷新周期信号REF_1CYCLE为高电平的时候，说明完成了一个刷新周期，此时，在单阵列刷新命令REFsb作用下，输出的自振荡屏蔽信号OSC_MASK为低电平，即输出非屏蔽子信号。
本公开示例性实施方式中，参照图12，重置信号产生器920包括或非门921；其中，或非门921的输入端接入全阵列刷新命令REFab、自刷新命令SREF、系统重置信号RST和刷新周期信号REF_1CYCLE，或非门921的输出端输出重置信号RSTB。也就是说，在全阵列刷新命令REFab、自刷新命令SREF、系统重置信号RST和刷新周期信号REF_1CYCLE中任一个使能的时候，都会触发重置信号RSTB。被触发的重置信号RSTB会将自振荡屏蔽信号产生器930产生的屏蔽子信号转换为非屏蔽子信号。
基于上述描述可以看出，全阵列刷新屏蔽子模块441用于在全阵列刷新命令下产生屏蔽子信号，单阵列刷新屏蔽子模块442用于在单阵列刷新命令下产生屏蔽子信号，两者属于不同命令下的模块，因此，本公开示例性实施方式中，全阵列刷新屏蔽子模块441和单阵列刷新屏蔽子模块442并联设置。
并且，参照图13，自振荡屏蔽模块440还包括或门443，或门443的输入端接入全阵列刷新屏蔽子模块441的输出端和单阵列刷新屏蔽子模块442的输出端，或门443的输出端与刷新地址计数模块460相连。只要全阵列刷新屏蔽子模块441和单阵列刷新屏蔽子模块442中有一个输出屏蔽子信号，均可以影响刷新地址计数模块460的计数结果。
另外，本发明示例性实施方式中，自振荡屏蔽模块440输出的自振荡屏蔽信号OSC_MASK在屏蔽自振荡时钟产生模块420输出的自振荡时钟信号OSC_CLK_Pre的时候，还需要借助图13中的第三与门480，第三与门480的输入端与自振荡屏蔽模块440的输出端和自振荡时钟产生模块420的输出端相连，第三与门480的输出端与刷新地址计数模块460的输入端相连。第三与门480用于在自振荡屏蔽信号OSC_MASK为低电平时，屏蔽自振荡时钟信号OSC_CLK_Pre，在自振荡屏蔽信号OSC_MASK为高电平时不屏蔽自振荡时钟信号OSC_CLK_Pre。
假如在高电平使能的情况下，还需要设置反相器，以对自振荡屏蔽模块440输出的自振荡屏蔽信号OSC_MASK取反，如图13所示。
在实际应用中，刷新地址计数模块460可以由多个计数单元组成，计数单元用于根据第三与门480输出的未被屏蔽的自振荡时钟信号OSC_CLK_Pre进行计数。其中计数单元可以由计数器等器件组成，本公开示例性实施方式对此不作特殊限定。
本公开示例性实施方式中，参照图14，自振荡时钟产生模块420可以包括：边沿产生单元1410和延时单元1420；其中，边沿产生单元1410用于获取刷新周期内的每个阵列激活信号，并提取阵列激活信号的下降沿信息；延时单元1420用于调节下降沿信息的时序。该自振荡时钟产生模块420最终所输出的下降沿信息即为自振荡时钟信号OSC_CLK_Pre。
在本公开的一种示例性实施方式中，边沿产生单元1410可以包括：两个与非门、两个非门和第一延时器；其中，第一个与非门的输入端接入刷新周期信号和阵列激活信号，第二个与非门的输入端接入第一个与非门的输出端；第一个非门的输入端接入第一个与非门的输出端，第一个非门的输出端连接第二个与非门的输入端，第一个非门的输出端与第二个与非门的输入端之间还设置有第一延时器；第二个与非门的输出端连接第二个非门的输入端，第二个非门的输出端用于输出阵列激活信号的下降沿信息。延时单元1420则可以包括：第二延时器；该第二延时器的输入端与第二个非门的输出端相连，该第二延时器的输出端输出自振荡时钟信号OSC_CLK_Pre。此处的边沿产生单元1410和延时单元1420结构只是一种示例，可根据实际需要设置不同的结构形式，本公开示例性实施方式对此不作特殊限定。
综上所述，本公开示例性实施方式提供的刷新地址计数电路，通过自振荡屏蔽模块产生自振荡屏蔽信号，可以根据实际情况对由阵列激活信号产生的自振荡时钟信号进行屏蔽，最终可以根据屏蔽后的自振荡时钟信号对刷新地址进行计数，从而可以满足DDR5在不同的刷新命令下的不同需求；另外，该刷新地址计数电路还可以满足在刷新模式切换过程中的刷新地址计数需求，通过一个电路结构就可以满足DDR5对不同刷新模式和刷新指令下的功能需求，提高了计数电路的兼容性。
本公开示例性实施方式还提供了一种刷新地址计数方法。参照图15，该刷新地址计数方法具体可以包括以下步骤：
步骤S152、通过自振荡时钟产生模块在获取到刷新信号后，在每个刷新周期内，根据阵列激活信号产生自振荡时钟信号；
步骤S154、通过自振荡屏蔽模块在预设刷新命令下，产生自振荡屏蔽信号；
步骤S156、通过刷新地址计数模块根据所述自振荡时钟信号和所述自振荡屏蔽信号，对刷新地址进行计数，并输出自振荡刷新地址。
上述刷新地址计数方法中各个步骤的具体细节已经在对应的刷新地址计数电路中进行了详细的描述，因此此处不再赘述。
本公开示例性实施方式还提供了一种刷新地址读写电路，参照图16，该刷新地址读写电路包括锁存模块1610、解码模块1620、读取模块1630和上述的刷新地址计数电路400，刷新地址计数电路400的输出端与锁存模块1610的输入端相连，锁存模块1610的输出端与解码模块1620的输入端相连，解码模块1620的输出端与读取模块1630相连。通过刷新地址计数电路所输出的自振荡刷新地址可以在锁存模块1610锁存后，由解码模块1620解码并由读取模块1630读取出来。其中，解码模块1620和读取模块1630可以参照使用现有常规的电路结构，此处对于解码模块1620和读取模块1630的具体结构不作特殊限定。
在本公开示例性实施方式中，锁存模块1610包括多路选择器1611和锁存器1612；其中，多路选择器1611的输入端接入刷新地址计数电路400输出的自振荡刷新地址OSC_RA和激活地址ACT_RA，多路选择器1611的控制端接入刷新周期信号REF_1CYCLE，多路选择器1611的输出端与锁存器1612的输入端相连，锁存器1612的输出端与解码模块1620相连。多路选择器1611用于在刷新周期信号REF_1CYCLE的控制下，在一个周期刷新完之前，选择输出激活地址ACT_RA，在一个周期刷新完之后，选择输出自振荡刷新地址OSC_RA。多路选择器1611选择输出的地址由锁存器1612锁存。
另外，刷新地址计数电路400的具体结构形式已经在上述实施方式中进行了详细描述，因此此处不再赘述。
本公开示例性实施方式还提供了一种电子设备该电子设备可以包括：多个阵列以及阵列控制单元，阵列控制单元中设置有上述的刷新地址计数电路。其中，刷新地址计数电路的具体结构细节已经在上述实施方式中进行了详细说明，此处不再赘述。
在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件程序实现时，可以全部或部分地以计算机程序产品的形式来实现。该计算机程序产品包括一个或多个计算机命令。在计算机上加载和执行计算机程序命令时，全部或部分地产生按照本公开实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机命令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可以用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质(例如，软盘、硬盘、磁带)，光介质(例如，DVD)、或者半导体介质(例如固态硬盘(solid state disk，SSD))等。本公开实施例中，计算机可以包括前面所述的装置。
尽管在此结合各实施例对本公开进行了描述，然而，在实施所要求保护的本公开过程中，本领域技术人员通过查看所述附图、公开内容、以及所附权利要求书，可理解并实现所述公开实施例的其他变化。在权利要求中，“包括”(comprising)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。单个处理器或其他单元可以实现权利要求中列举的若干项功能。相互不同的从属权利要求中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。
尽管结合具体特征及其实施例对本公开进行了描述，显而易见的，在不脱离本公开的精神和范围的情况下，可对其进行各种修改和组合。相应地，本说明书和附图仅仅是所附权利要求所界定的本公开的示例性说明，且视为已覆盖本公开范围内的任意和所有修改、变化、组合或等同物。显然，本领域的技术人员可以对本公开进行各种改动和变型而不脱离本公开的精神和范围。这样，倘若本公开的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开也意图包含这些改动和变型在内。

Claims (20)

1.一种刷新地址计数电路，其特征在于，所述电路包括：
自振荡时钟产生模块，用于在获取到刷新信号后，在每个刷新周期内，根据阵列激活信号产生自振荡时钟信号；
自振荡屏蔽模块，用于在预设刷新命令下，产生自振荡屏蔽信号；
刷新地址计数模块，用于根据所述自振荡时钟信号和所述自振荡屏蔽信号，对刷新地址进行计数，并输出自振荡刷新地址。
2.根据权利要求1所述的刷新地址计数电路，其特征在于，所述预设刷新命令包括：单阵列刷新命令、全阵列刷新命令或自刷新命令。
3.根据权利要求2所述的刷新地址计数电路，其特征在于，所述自振荡屏蔽信号包括：屏蔽子信号和非屏蔽子信号；其中，
所述屏蔽子信号用于屏蔽所述自振荡时钟信号，所述非屏蔽子信号用于不屏蔽所述自振荡时钟信号。
4.根据权利要求3所述的刷新地址计数电路，其特征在于，所述自振荡屏蔽模块包括：全阵列刷新屏蔽子模块和单阵列刷新屏蔽子模块；其中，
所述全阵列刷新屏蔽子模块用于在正常刷新模式下，接收到全阵列刷新命令时，在当前刷新地址的最低位是奇数的情况下，产生所述屏蔽子信号；
所述单阵列刷新屏蔽子模块用于在接收到单阵列刷新命令时，在全阵列刷新完之前，产生所述屏蔽子信号。
5.根据权利要求4所述的刷新地址计数电路，其特征在于，所述全阵列刷新屏蔽子模块，还用于在正常刷新模式下，接收到全阵列刷新命令时，在当前刷新地址的最低位是偶数的情况下，产生所述非屏蔽子信号。
6.根据权利要求4所述的刷新地址计数电路，其特征在于，所述全阵列刷新屏蔽子模块，还用于在产生系统重置信号或者接收到下一个刷新周期内的周期刷新命令的情况下，关闭所述屏蔽子信号，产生所述非屏蔽子信号。
7.根据权利要求6所述的刷新地址计数电路，其特征在于，所述全阵列刷新屏蔽子模块包括：第一或非门、第一与非门、第一锁存器和第一非门；其中，
所述第一或非门的输入端接入所述系统重置信号和所述周期刷新命令，所述第一或非门的输出端与所述第一锁存器的复位端相连；
所述第一与非门的输入端接入正常刷新模式命令、当前刷新地址的最低位奇信号和所述全阵列刷新命令，所述第一与非门的输出端与所述第一锁存器的置位端相连；
所述第一锁存器的输出端与所述第一非门的输入端相连，所述第一非门的输出端输出所述自振荡屏蔽信号。
8.根据权利要求4所述的刷新地址计数电路，其特征在于，所述单阵列刷新屏蔽子模块包括：刷新阵列计数器、重置信号产生器和自振荡屏蔽信号产生器；其中，
所述刷新阵列计数器，用于获取各阵列的刷新状态，并在各阵列均刷新一次后产生刷新周期信号；
所述自振荡屏蔽信号产生器，用于根据所述各阵列的刷新状态产生所述屏蔽子信号或所述非屏蔽子信号；
所述重置信号产生器，用于根据全阵列刷新命令、自刷新命令、系统重置信号和所述刷新周期信号，生成重置信号；所述重置信号用于对所述刷新阵列计数器进行重置，以产生所述非屏蔽子信号。
9.根据权利要求8所述的刷新地址计数电路，其特征在于，所述刷新阵列计数器包括：多个异或门、多个第一与门、多个计数器和第二与门；其中，
所述异或门接入预设阵列地址和刷新阵列地址，所述异或门的输出端接入所述第一与门的第一输入端，所述第一与门的第二输入端接入单阵列刷新命令，所述第一与门的输出端接入所述计数器的置位端，所述计数器的复位端接入所述重置信号；
所述计数器的输出端设置有反相器，所述反相器输出所述刷新状态；一个所述异或门对应一个所述第一与门、一个所述计数器和一个所述反相器；
所述第二与门的输入端接入多个所述反相器的输出端，所述第二与门的输出端输出所述刷新周期信号。
10.根据权利要求8所述的刷新地址计数电路，其特征在于，所述自振荡屏蔽信号产生器包括：第二非门、第二与非门和第二锁存器；其中，
所述第二与非门的第一输入端通过所述第二非门接入所述刷新周期信号，所述第二与非门的第二输入端接入单阵列刷新命令，所述第二与非门的输出端与所述第二锁存器的复位端相连；
所述第二锁存器的置位端接入所述重置信号，所述第二锁存器的输出端输出所述自振荡屏蔽信号。
11.根据权利要求8所述的刷新地址计数电路，其特征在于，所述重置信号产生器包括：或非门；其中，
所述或非门的输入端接入所述全阵列刷新命令、所述自刷新命令、所述系统重置信号和所述刷新周期信号，所述或非门的输出端输出所述重置信号。
12.根据权利要求4所述的刷新地址计数电路，其特征在于，所述自振荡屏蔽模块还包括：或门；其中，
所述全阵列刷新屏蔽子模块和所述单阵列刷新屏蔽子模块并联设置；
所述或门的输入端接入全阵列刷新屏蔽子模块的输出端和单阵列刷新屏蔽子模块的输出端，所述或门的输出端与所述刷新地址计数模块相连。
13.根据权利要求1所述的刷新地址计数电路，其特征在于，所述电路还包括：第三与门；其中，
所述第三与门的输入端与所述自振荡屏蔽模块的输出端和所述自振荡时钟产生模块的输出端相连，所述第三与门的输出端与所述刷新地址计数模块的输入端相连。
14.根据权利要求1-13中任一项所述的刷新地址计数电路，其特征在于，所述自振荡时钟产生模块包括：边沿产生单元和延时单元；其中，
所述边沿产生单元用于获取刷新周期内的每个阵列激活信号，并提取所述阵列激活信号的下降沿信息；
所述延时单元用于调节所述下降沿信息的时序。
15.根据权利要求14所述的刷新地址计数电路，其特征在于，所述边沿产生单元包括：两个与非门、两个非门和第一延时器；其中，
第一个所述与非门的输入端接入刷新周期信号和所述阵列激活信号，第二个所述与非门的输入端接入第一个所述与非门的输出端；
第一个所述非门的输入端接入第一个所述与非门的输出端，第一个所述非门的输出端连接第二个所述与非门的输入端，第一个所述非门的输出端与第二个所述与非门的输入端之间设置有所述第一延时器；
第二个所述与非门的输出端连接第二个所述非门的输入端，第二个所述非门的输出端用于输出所述阵列激活信号的下降沿信息。
16.根据权利要求15所述的刷新地址计数电路，其特征在于，所述延时单元包括：第二延时器；其中，
所述第二延时器的输入端与第二个所述非门的输出端相连，所述第二延时器的输出端输出所述自振荡时钟信号。
17.一种刷新地址计数方法，用于权利要求1-16中任一项所述的刷新地址计数电路，其特征在于，所述方法包括：
通过自振荡时钟产生模块在获取到刷新信号后，在每个刷新周期内，根据阵列激活信号产生自振荡时钟信号；
通过自振荡屏蔽模块在预设刷新命令下，产生自振荡屏蔽信号；
通过刷新地址计数模块根据所述自振荡时钟信号和所述自振荡屏蔽信号，对刷新地址进行计数，并输出自振荡刷新地址。
18.一种刷新地址读写电路，其特征在于，包括锁存模块、解码模块、读取模块和如权利要求1-16中任一项所述的刷新地址计数电路；
所述刷新地址计数电路的输出端与所述锁存模块的输入端相连，所述锁存模块的输出端与所述解码模块的输入端相连，所述解码模块的输出端与所述读取模块相连。
19.根据权利要求18所述的刷新地址读写电路，其特征在于，所述锁存模块包括多路选择器和锁存器；其中，
所述多路选择器的输入端接入所述刷新地址计数电路输出的自振荡刷新地址和激活地址，所述多路选择器的控制端接入刷新周期信号，所述多路选择器的输出端与所述锁存器的输入端相连，所述锁存器的输出端与所述解码模块相连。
20.一种电子设备，其特征在于，包括：
多个阵列；
阵列控制单元，所述阵列控制单元中设置有如权利要求1-16中任一项所述的刷新地址计数电路。
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